[VHDL编程] conver

说明：非常详细,通俗易懂的并串转换电路得设计,为大家提供思路-very in detail,understandable circuit source
<weim> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Lab10_shift_register_4b

说明：设计一个能够递增和递减的8位双向循环计数器. （1）采用异步复位，复位后从第一个有效时钟的上跳沿开始计数；如果此时 dir=1 ，则递增计数，否则， 递减计数。 （2）输出 count 为 8 位； （3）对电路进行全面仿真。 （4）设计模块名为： counter8b_updown(count, clk, reset, dir) 测试平台的模块名为： tb_counter8b_updown() -The design of an incremen
<辛璃> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] floatingpointaddition

说明：floating point program for addition
<sooriya> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] BRAT

说明：early branch rename table-store rename table once the branch instruction comes in. Used in out of order pipeline processor
<Isabella Ni> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] RAT

说明：rename table, used to rename architecture registers.-In R10K scheme, rename table is used to translate ARN to PRN to eliminate WAW and WAR hazards.
<Isabella Ni> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] aiqingmaimai

说明：数字钟蜂鸣器音乐——爱情买卖，很时尚的闹钟音乐代码，经测试，很有感觉。-Digital clock buzzer music- love trading, very stylish alarm clock music code, tested, great feeling.
<tjj> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] booth_mult

说明：布斯乘法器的verilog实现及仿真文件,使用modelsim仿真-booth mult s verilog and test
<zhang> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] streamline_divider

说明：streamline 除法器，是国外一个工程师所写,verilog语言，modelsim测试-streamline divider
<zhang> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] lut_mult

说明：基于查找表的乘法器实现，verilog编写，Modelsim测试-use lut realize the mult
<zhang> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] hw2_final

说明：讓LCD聖誕樹有變化，包括彩帶及移出螢幕等等。-Make xmas tree be displayed on LCD screen.
<黃曼薇> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] FORWARD_SMOOTHNESS_MUSIC

说明：前向空间平滑MUSIC算法的MATLAB程序，对刚接触这个领域的朋友很实用-Spatial Smoothing in MUSIC Algorithm
<邓豪> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] randomization

说明：m序列码生成文件-M code generation file................
<闫煦> 在 2025-06-09 上传 | 大小：1kb | 下载：0