[VHDL编程] COSTAS_LOOP

说明：使用ISE12.1编写的Costas环，用于载波恢复，直接使用了IP核中的FIR和DDS模块-Use ISE12.1 written Costas loop for carrier recovery, the direct use of the IP core of FIR and DDS module
<nike> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] collectdata_top

说明：视频数据通过SAA7113芯片，转换成数字信号，数据采集verilog代码-SAA7113 data collect verilog code
<孙学斌> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_verilog

说明：spi接口设计源代码，实现了spi的接口电路，便于硬件升级-spi interface design
<朱宇航> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl.tar

说明：38译码器的VHDL实现，支持linux平台，包含完整的Makefile支持。-38 decoder VHDL, support linux platform, including full Makefile support.
<noname> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] state_verilog

说明：用VERILOG实现状态机，对状态机的理解很有帮助-Use VERILOG implementation state machine, the understanding of the state machine is very helpful
<jenny > 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] i2c_interface_v1

说明：通过对IC2总线时序的分布，实现对IC2总线上的数据的接收和发射-IC2 through the distribution bus timing to achieve reception of data on the bus and IC2 emission
<陈伟> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] bakema

说明：产生巴克马发生器 通过计数来决定输出 具有复位功能-Bake Ma produced by counting to determine the output of the generator has a reset function
<lone> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] viterbia

说明：实现viterbi译码，通过比较最小汉明距来判别最佳路径，删除不必要的路径，最终找到最佳路径。-Implement viterbi decoding, by comparing the minimum hamming distance to distinguish the best path, delete unnecessary path, finally find the best path.
<wuxingtao> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] Vhdl1

说明：VHDL语言编写Verilog，实现数码管上数字循环显示-VHDL language Verilog, to realize the digital tube display digital loop
<邱珊> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] rgb2ycbcr

说明：color space transformation with input coeficient
<Long> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] ycbcr2rgb

说明：color space transformation with input coefficiences
<Long> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] mux

说明：对20MHZ时钟进行分频。之后用分频后的频率作为时钟信号同步后级的模16计数器。4位计数器输出信号可以用来控制MUX进行数据通道的定时采集。-To 32 magnitude optional 20 MHZ clock frequency division.After using crossover frequency as the clock signal synchronization after level 16 counter modules.Four counter output sig
<曾玉> 在 2025-06-06 上传 | 大小：1kb | 下载：0