[VHDL编程] carry_skip_adder_verilog

说明：行波加法器能对两个n位数的各位同时进行加法运算的装置,可由n个一位加法器(全加器)并联而。本程序是它的verilog实现-Line wave and instruments capable of two n-digit device you carry adder, while the n by an adder (full adder) in parallel while. This program is to achieve its verilog
<杜洵> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo_csm

说明：一个先进先出的描述代码，用于实现先入先出的操作-first in first out
<markt> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] I2S

说明：本代码提供一种音频I2S读取数据的verilog代码，并且向fifo写入-This code provides an I2S audio data is read verilog code, and write to the fifo
<Wang Xue> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] std_div

说明：分频模块 用veriog hdl实现十六分频-clock division module
<eragon> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] dacontrol

说明：数字量转成模拟量的基于verilg hdl 语言编写的程序 非常好用-digital convert to analog
<eragon> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic

说明：cordic算法，适用于宽带信道化接收机提取信号参数-CORDIC algorithm, suitable for wideband channelized receiver signal parameter estimation
<yanhuizhi> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] AD

说明：AD采集控制时序,控制对象AD1674启动和转换-AD acquisition control timing, control object AD1674 starts and conversion
<何小> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：脉冲上升或下降沿个数计数功能，并且可以配置初态和触发计数条件-Pulse rise or fall along a counting function, and can be configured to initial and trigger conditions
<何小> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] digital_filter

说明：数据滤波功能，可以配置滤波的宽度,或者向后推几个时钟-The data filtering function, can configure the filter width
<何小> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] MS_TMR

说明：三模冗余设计，当某一位数据错误时，可以自动进行纠正-Three modular redundancy design, when a data error, can be automatically corrected
<何小> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] PPS

说明：脉冲宽度可配置，输出不同脉宽值，启动后输出-The pulse width can be configured with different pulse width, output value
<何小> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] pulse_sequence

说明：用VHDL语言实现了并行脉冲控制器的代码-Using VHDL code parallel pulse controller
<Diego> 在 2025-06-07 上传 | 大小：1kb | 下载：0