[VHDL编程] videocpt

说明：用VHDl语言实现高速视频数据采集模块代码-High-speed video data acquisition module code language used VHDl
<Diego> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] PDIUSB

说明：用VHDl语言实现USB与FPGA接口模块代码-VHDl language with USB and FPGA Interface Module code
<Diego> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] watch_dog

说明：看门狗程序设计，使用verilog HDL语言编写-Watchdog program design, using verilog HDL language
<甄红欣> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] yimaqi

说明：基于FPGA环境开发，采用3-8译码电路原理。制作而成的译码器- FPGA-based development environment, using 3-8 decoder circuit schematic. Made of a decoder
<曌黁> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] DISPLAY_CONTROL

说明：并行数码管控制文件。可根据此文件自行扩充至任意位数码管。-Parallel digital control file. This file can be expanded according to their own arbitrary digital tube.
<杨空> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] fasong

说明：发送正交码文件。可根据此文件设置任意长度和比重的正交码。-Send orthogonal code files. Can be set to any length and proportion of orthogonal code based on this document.
<杨空> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] helu

说明：多路逻辑信号-数字信号转换器。可根据此文件修改输入输出口数量。- Multiplexing logic signal- digital signal converter. The number of input and output ports can be modified according to this document.
<杨空> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] yanshi_31

说明：一路信号计数延时器。可根据此文件修改延迟时间。-One signal count delay. Delay time can be modified according to this document.
<杨空> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] adder4

说明：基于VHDL的4位加法器。 由4个一位全加器级联构成。-VHDL-based 4-bit adder. One consists of four full adder cascade.
<东城> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Dlatch3

说明：基于VHDL的触发器设计。 由一个电平触发的D触发器构成的上下边沿触发器。-Trigger-based VHDL design. Consists of a level-triggered D flip-flops up and down the edge of the trigger.
<东城> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] fulladder-using-half-adder

说明：half adder full adder using half adder in verilog
<sonumonu> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] seven-segment-display

说明：seven segment diaplay
<sonumonu> 在 2025-07-23 上传 | 大小：1kb | 下载：0