[VHDL编程] ahb_slave

说明：主要是用来描述的ahb slave的文件-ahb slave file
<李伟> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] TXcontrol

说明：在一个具有编解码，调制解调等的简单通信系统的硬件仿真中，发送端的时隙控制的VHHL源码-In emulation of a codec, modem, etc. have a simple communication system, the sender of the control slot VHHL source
<> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] pwm_sti

说明：This code has SPWM generation with 8 bit feedback.with the help of feedback can adjust the amplitude of sine wave.
<Motasim Masood> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] VGAS

说明：vga for fpga vhdl so enjoy learn about vhdl
<hicham hajoui> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clk-divide5

说明：实现5分频计数的veriog电路，简单易懂，欢迎大家下载学习-Achieve 5 divider count veriog circuit, easy to understand, welcome to download the study
<李佳旭> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clk-10divide

说明：基于verilog编写的十分频时钟，简单易懂，欢迎大家下载和学习-Based on the frequency counter verilog prepared very easy to understand, are welcome to download and learn
<李佳旭> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] wgsph_lab

说明：DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog -DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog DDFS VerilogDDFS VerilogDDFS Verilog
<Mohit> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_control

说明：uart控制 串口控制 top层接口 总控制-uart contrl Verilog
<王长友> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] rxd_interface

说明：串口接收接口控制，16分频的，和uart——rxd——contrl联合使用-Verilog uart rxdinterface
<王长友> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] txd_control

说明：uart串口发送控制模块 适合于485 422 232等接口-uart TXD——contrl Verilog
<王长友> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] rxd_control

说明：串口接收控制模块联合uart——rxd_interface使用-uart rxd contrl Verilog
<王长友> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] baud_control

说明：uart串口波特率控制，和uart——top uart——rxd_contrl 等随模块联合使用-uart baud clk Verilog
<王长友> 在 2025-06-17 上传 | 大小：1kb | 下载：0