[VHDL编程] Sha3_candidate

说明：Sha3 candidate implementation on FPGA
<osman> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] Behavioral-Groestl

说明：GROESTL hash algoritm implementation on FPGA
<osman> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] Thesis_SHA

说明：Document based on SHA implementation architecture
<osman> 在 2025-06-19 上传 | 大小：889kb | 下载：0

[VHDL编程] VHDL-design-technique

说明：可编程逻辑器件(plc)VHDL设计教程-Programmable logic devices (plc) VHDL Design Tutorial
<Mir Huang> 在 2025-06-19 上传 | 大小：11.67mb | 下载：0

[VHDL编程] FPGAReference-to-study

说明：FPGA参考学习资料， EDA技术的应用与开发-FPGA reference learning materials, EDA technology application and development
<Mir Huang> 在 2025-06-19 上传 | 大小：8.82mb | 下载：0

[VHDL编程] uart_latest.tar

说明：VERILOG串口IP核，在XC2S200E测试过-UART IP CORE
<lyg> 在 2025-06-19 上传 | 大小：9kb | 下载：0

[VHDL编程] daba

说明：采用verilog 语言编写的打靶程序，配合黑金四代开发板，可以VGA屏幕上显示闪烁打点。打点坐标可以自我设置，也可以由外设用给。-Using verilog language targeting program, with four generations of black gold development board, VGA screen flashes RBI. RBI coordinates can be self-set can also be used by the periphe
<fsr> 在 2025-06-19 上传 | 大小：4.62mb | 下载：0

[VHDL编程] clk_div

说明：任意频率脉冲可调，同时占空比为定值50 -Arbitrary frequency pulse adjustable, while 50 of the duty cycle is constant
<叶云> 在 2025-06-19 上传 | 大小：171kb | 下载：0

[VHDL编程] confirmpulse

说明：可调频率的脉冲信号发生器，占空比为50 -Adjustable frequency pulse signal generator, the duty cycle is 50
<叶云> 在 2025-06-19 上传 | 大小：178kb | 下载：0

[VHDL编程] encoder

说明：8线-3线编码器，用verilog语言实现的-8 lines-3 line encoder, using verilog language
<叶云> 在 2025-06-19 上传 | 大小：76kb | 下载：0

[VHDL编程] fenpin5

说明：用verilog语言实现的分频器，开发环境是Quartus2 7.2版本-Divider using verilog achieve
<叶云> 在 2025-06-19 上传 | 大小：155kb | 下载：0

[VHDL编程] diantiyunxing

说明：能够实现电梯的基本运行功能，其中分为四个模块分开实现。-To achieve the basic operation of the elevator function, which is divided into four modules are implemented separately.
<肖秀秀> 在 2025-06-19 上传 | 大小：6kb | 下载：0