资源列表
[VHDL编程] Module基础全集
说明:如题,各种veirlog 基础代码大全,虽功能不及ip核,但却可以学习到很多(For example, all kinds of veirlog base code, though not as functional as IP core, can learn a lot)<halibote > 在 2025-06-09 上传 | 大小:32kb | 下载:0
[VHDL编程] example_book
说明:一些简单的FPGA verilog小程序,对FPGA入门者有所帮助(Some simple FPGA Verilog small program to help beginners FPGA)<coolor > 在 2025-06-09 上传 | 大小:8mb | 下载:0
[VHDL编程] 35_OV7725_VGA_DDR3_LX16_joint
说明:多目摄像头同屏显示,实现图像分割,xilinx公司芯片,ISE平台开发(Multi camera on the same screen display, image segmentation, Xilinx company chip, ISE platform development)<黑色命运d幽默 > 在 2025-06-09 上传 | 大小:15.24mb | 下载:0
[VHDL编程] Altera_lcd_color_bar_117
说明:altera公司飓风四代芯片,LCD屏幕彩条显示,有效实现行、场扫描。练习FPGA驱动VGA或LCD显示的入门程序(Altera hurricane four generation chip, LCD screen color display, the effective realization of line and field scanning.Practice FPGA to drive VGA or LCD display)<黑色命运d幽默 > 在 2025-06-09 上传 | 大小:3.58mb | 下载:0
[VHDL编程] verilog-i2c-master
说明:i2cccccc masyettttttttttttt<ramesh231 > 在 2025-06-09 上传 | 大小:48kb | 下载:0
[VHDL编程] hispi_example_design
说明:hispi high spededddddddddddddddd<ramesh231 > 在 2025-06-09 上传 | 大小:619kb | 下载:0
[VHDL编程] ug901-vivado-synthesis-examples
说明:verilog edge detector codee, for vibado tollssssss<ramesh231 > 在 2025-06-09 上传 | 大小:60kb | 下载:0
[VHDL编程] attachments
说明:fpga master fofo design continous data transmission<ramesh231 > 在 2025-06-09 上传 | 大小:11kb | 下载:0
[VHDL编程] 1
说明:设计一个用于篮球比赛的定时器。要求: (1)定时时间为24秒,按递减方式计时,每隔1秒,定时器减1; (2)定时器的时间用两位数码管显示; (3)设置两个外部控制开关,开关K1控制定时器的直接复位/启动计时,开关K2控制定时器的暂停/连续计时;当定时器递减计时到零(即定时时间到)时,定时器保持零不变,同时发出报警信号,报警信号用一个发光二极管指示。 (4)输入时钟脉冲的频率为50MHz.(Design a timer for a basketball match. Requirement<LIMBO2K > 在 2025-06-09 上传 | 大小:23kb | 下载:0