[VHDL编程] divisor_frecuencia

说明：its a divider clock. its possible select the frequency based in a master clock
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[VHDL编程] ffjk

说明：its a flip flop jk based in quartus II altera
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[VHDL编程] Comparador

说明：its a comparator of 4bits with ins cascade-its a comparator of 4bits with ins cascade
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[VHDL编程] Four-Consecutive-Ones-Detector

说明：its a counter of four ones consecutive
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[VHDL编程] Quadruple-2-Input-Exclusive-Or-Gates

说明：quadruple dual input exclusive or gates
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[VHDL编程] counter60

说明：　　利用实验板实现模六十计数，即00—01—02—03—04—…59—00—01…，并在Basys2实验板的AN1~AN0与（LD7~LD0）上显示。-Experimental plate to achieve mode 60 counts, namely 00-01-02-03-04- ... 59-00-01 ... AN1 ~ AN0 Basys2 experiment board with (LD7 ~ LD0).
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[VHDL编程] shuzizhong

说明：数字钟verilog程序，实现了校时、闹钟校正、整点报时功能。-Digital clock verilog program, school, alarm clock correction, the whole point timekeeping function.
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[VHDL编程] dianji

说明：直流电机综合测控系统的设计、直流电机驱动控制电路顶层设计-The design of the integrated monitoring and control system of the DC motor, DC motor drive control circuit top-level design
<lou> 在 2025-09-18 上传 | 大小：394kb | 下载：0

[VHDL编程] zhengxian

说明：verilog的正弦函数信号发生器的设计。可生成不同的正弦函数信号波形。-verilog sine function signal generator design. Can generate a different signal waveform of the sine function.
<lou> 在 2025-09-18 上传 | 大小：898kb | 下载：0

[VHDL编程] mokekong

说明：模可控计数器的设计，顶层文件，仿真文件，等等。-Mold controllable counter design, top-level document, simulation files, and so on.
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[VHDL编程] vgaxianshi

说明：基于Verilog语言是VGA显示电路设计文件、顶层设计文件-Based on Verilog language VGA display circuit design file, the top-level design file
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[VHDL编程] pingpang

说明：基于VGA显示的乒乓球游戏电路，程序已设计好，可以自行加以改动-Game of table tennis circuit VGA display, the program has been designed, can be altered
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