[VHDL编程] chap3

说明：这是特权同学的实验二 分频计数器的实验代码-this is code about FPGA
<zhangxiao> 在 2025-06-05 上传 | 大小：6kb | 下载：0

[VHDL编程] chap11

说明：这是关于ＦＰＧＡ第十一节的实验代码可以参考　特权同学的深入玩转ＦＰＧＡ一书进行学习-This is the book depth Fun FPGA FPGA section XI of experimental code can refer to the privileged students learning
<zhangxiao> 在 2025-06-05 上传 | 大小：5kb | 下载：0

[VHDL编程] MonitorB

说明：用VHDL写的一个信息监视系统，包括对信息的整形、串并转换和奇偶校验等 还有状态的判断，信息格式的判断等 一个监视器-VHDL write a monitoring system, including the shaping of information, serial-to-parallel conversion and parity status judgment, the judgment of the information format monitor
<xiaok> 在 2025-06-05 上传 | 大小：776kb | 下载：0

[VHDL编程] led_keyscan

说明：verilog文件写的微动按键拨码开关检测代码-verilog file micro key DIP switch detection code
<盛瑞> 在 2025-06-05 上传 | 大小：1kb | 下载：0

[VHDL编程] BCD-youxianbianma

说明：优先编码器，通过VHDL语言实现BCD优先编码的功能-Priority encoder BCD priority encoder function through VHDL language
<victor> 在 2025-06-05 上传 | 大小：1kb | 下载：1

[VHDL编程] BCD-counter

说明：一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位 输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN. -A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output s
<victor> 在 2025-06-05 上传 | 大小：1kb | 下载：1

[VHDL编程] shift-register

说明：一个8位的左右移位寄存器电路，输入为时钟信号CLK，方向控制信号D， 输出信号为每个寄存器的状态。 -An 8-bit left and right shift register circuit, the input of the clock signal CLK, the direction control signal D, the output signal of the status of each register.
<victor> 在 2025-06-05 上传 | 大小：1kb | 下载：1

[VHDL编程] clock

说明：时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信 号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration o
<victor> 在 2025-06-05 上传 | 大小：1kb | 下载：1

[VHDL编程] motor

说明：状态机电路，驱动步进马达的四相控制线圈A、B、C、D。马达向前 的四相控制线圈通电过程为：A-AB-B-BC-C-CD-D-DA-A…,后退的过程为A-DA-D-DC -C-BC-B-AB-A…,输入时钟信号CLK和DIR方向控制端控制马达的前进和后退。 -The state machine circuit, the driving of the stepping motor, the four-phase control coils A, B, and C, and D. The mo
<victor> 在 2025-06-05 上传 | 大小：1kb | 下载：1

[VHDL编程] EDAjiaotong

说明：EDA交通灯 红黄绿左拐，四个等，不同时间，还有计时器-EDA red yellow and green traffic lights turn left, four different times, there is a timer
<fyhsam> 在 2025-06-05 上传 | 大小：824kb | 下载：0

[VHDL编程] duogongnengzhong

说明：多功数字钟 时间可调，校准时间，年月日，闹钟-Adjustable multi-functional digital clock time, calibration time, date, alarm clock
<fyhsam> 在 2025-06-05 上传 | 大小：595kb | 下载：0

[VHDL编程] VHDL-program

说明：VHDL实验程序。需要的可以在此基础上修改。-Program VHDL experiment. Need can be modified on this basis.
<梁康> 在 2025-06-05 上传 | 大小：11.22mb | 下载：0