资源列表
[VHDL编程] dec_aes
说明:decription aes vhdl code for fpga<dani.hassoun> 在 2025-06-05 上传 | 大小:12kb | 下载:0
[VHDL编程] wishbone
说明:Wishbone规范具有如下特点:简单、紧凑,需要很少的逻辑门 完整的普通数据据传输总线协议,包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian),接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议,允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义的标志:采用MASTER/SLAVE体系结构 支持多点进程(<程浩武> 在 2025-06-05 上传 | 大小:12kb | 下载:0
[VHDL编程] Example-b8-3
说明:学习使用DO文件进行仿真的基本方法,根据ModelSim提供的命令或者Tcl/Tk语言的语法,将仿真Cmd流程的仿真命令依次编写到扩展名为“do”的宏文件中,然后直接执行这个DO文件,就可以完成整个仿真流程-DO learn how to use basic file simulation method, according to the syntax of the command or ModelSim provides Tcl/Tk language will flow simulation<波罗的海> 在 2025-06-05 上传 | 大小:12kb | 下载:0
[VHDL编程] spdif_verilog
说明:数字音频接口spdif ip core,verilog语言编写,带有testbench-spdif verilog ip core<jerry> 在 2025-06-05 上传 | 大小:12kb | 下载:1