[VHDL编程] bianchuang

说明：用VHDL语言将并行的8位数据换成串行输出-The parallel 8 is the data replaced with the serial output
<baiyouyun> 在 2025-06-08 上传 | 大小：298kb | 下载：0

[VHDL编程] cdromsrc

说明：Verilog HDL应用程序设计实例精讲的书籍光盘代码-Books CD-ROM code Verilog HDL application design example 精讲
<xiao> 在 2025-06-08 上传 | 大小：123kb | 下载：0

[VHDL编程] I2C_TEST

说明：verilog写的AT24C02的连续读和连续写，供大家参考-verilog write AT24C02 sequential read and written continuously, for your reference. .
<吕俊> 在 2025-06-08 上传 | 大小：468kb | 下载：0

[VHDL编程] LSY_wave

说明：比赛时写的李萨如波形发生器的代码，用verilog写的，里面集成数据采集和DDS波形发生。-Game when writing the the Lissajous waveform generator code, written in verilog the inside integrated data acquisition and DDS waveform generation.
<吕俊> 在 2025-06-08 上传 | 大小：7.21mb | 下载：0

[VHDL编程] EDAreport

说明：用VHDL实现秒表功能，即使时间为60分钟，实验报告格式，代码在文档最后。仿真软件使用quartus2-Using VHDL stopwatch function, even if the time is 60 minutes, the test report form, the code at the end of the document. Simulation software use quartus2
<hedy> 在 2025-06-08 上传 | 大小：114kb | 下载：0

[VHDL编程] 16_MUX

说明：AM2901 Benchmark - test patterns for output shifter-AM2901 Benchmark- test patterns for output shifter
<yuhoufang> 在 2025-06-08 上传 | 大小：12kb | 下载：0

[VHDL编程] display

说明：display_stim.vhdl Testbench for display Benchmark
<yuhoufang> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] dds_verilog

说明：产生信号发生器的dds的verilog代码，很好的学习资料，值得学习-Verilog code generated signal generator dds good learning materials, it is worth learning
<李军> 在 2025-06-08 上传 | 大小：3kb | 下载：0

[VHDL编程] scan2

说明：数码管扫描显示，两位数码管显示，当扫描频率高时就是静态显示。-Digital the tube scan display, two digital tube display is a static display, high scanning frequency.
<zhangyingmming> 在 2025-06-08 上传 | 大小：50kb | 下载：0

[VHDL编程] my_half_add

说明：基于FPGA的半加器源码，声明，有verilog编写的-FPGA-based half adder source, statement, written in verilog
<my_name> 在 2025-06-08 上传 | 大小：240kb | 下载：0

[VHDL编程] ddr_verilog

说明：DDR控制器的VERILOG代码；状态机；读写；刷新等操作-ddr controller,verilog
<雷恒伟> 在 2025-06-08 上传 | 大小：662kb | 下载：0

[VHDL编程] extension_pack_latest.tar

说明：This project contains files you can use to expand upon the basic IEEE packages you normally use for creating testbenches and RTL code. Automatic count stop/start value generation functions. You enter a time duration and clock frequency and the v
<Louis> 在 2025-06-08 上传 | 大小：1.02mb | 下载：0