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[VHDL编程] signal-process_based-FPGA
说明：给予FPGA内核处理语音信号，外围部件有AD/DA芯片，RTL级实现对信号的采集处理到输出-signal process_based FPGA<赵龙贺> 在 2025-06-09 上传 | 大小：9.18mb | 下载：0
[VHDL编程] adc_based-ELV5620
说明：基于TLV5620芯片在FPGA上实现对AD芯片的控制，以及实时输出数据-ADC based on FPGA<赵龙贺> 在 2025-06-09 上传 | 大小：53kb | 下载：0
[VHDL编程] signal-fir
说明：FPGA实现FIR滤波器，对信号的滤波处理，其中I用IP核实现数据的存储核-Based on the IP core of FPG, realize FIR filter design<赵龙贺> 在 2025-06-09 上传 | 大小：192kb | 下载：0
[VHDL编程] Image-Enhancement
说明：VHDL实现图像增强的文件说明，内容详细-VHDL realization of image enhancement, file descr iption, detailed<迷呼虫> 在 2025-06-09 上传 | 大小：110kb | 下载：0
[VHDL编程] exp4
说明：本实验要求完成的任务是通过四个拨动开关SW0~SW3输入的键值在数码管上显示相应的键值。在实验中时用四个拨动开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。-The experiments required to complete the task by four toggle switches SW0 ~ SW3 input keys on the digital display the corresponding key. In the experiments<真三战魂> 在 2025-06-09 上传 | 大小：259kb | 下载：0
[VHDL编程] exp5
说明：本实验要求完成的任务是在时钟信号的作用下，通过输入八位的拨动开关输入不同的数据，改变分频比，使输出端口输出不同频率的时钟信号，达到数控分频的效果。在实验中时，用八个拨动开关做为数据的输入，当八个拨动开关置为一个二进制数时，在输出端口输出对应频率的时钟信号，用户可以用示波器观察输出频率的变化，也可以使输出端口接LED灯来观察频率的变化。在此实验中我们把输出接入LED灯。-This experiment required to complete the task is the role of the<真三战魂> 在 2025-06-09 上传 | 大小：316kb | 下载：0
[VHDL编程] exp12
说明：本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的50MHz的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量系统数字时钟信号模块的数字信号，否则测量从外部输入的数字信号。-To complete<真三战魂> 在 2025-06-09 上传 | 大小：998kb | 下载：0
[VHDL编程] exp13
说明：本实验的任务就是设计一个多功能数字钟，要求显示格式为：小时分钟－－秒钟，整点报时，报时时间为5秒，即从整点前5秒钟开始进行报时提示，LED开始闪烁，过整点后，停止闪烁。调整时间的按键用按键模块的KEY1和KEY2，KEY2调节小时，每按下一次，小时增加一个小时，KEY1调整分钟，每按下一次，分钟增加一分钟。另外用KEY0按键作为系统时钟复位，复位后全部显示0000－－00。（时间调整按钮按下后需停顿半秒钟以上设置方能生效）-The task of this experiment is to de<真三战魂> 在 2025-06-09 上传 | 大小：630kb | 下载：0
[VHDL编程] exp15
说明：本实验的任务就是设计一个秒表，由于计时时钟信号为50MHz，因此需要对系统时钟进行500000分频才能得到。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，分别选用实验箱按键模块的KEY0、KEY1和 KEY2，按下KEY0，系统复位，所有寄存器全部清零；按下KEY2，秒表启动计时；按下KEY1，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下KEY2，秒表继续计时，除非按下KEY0，系统才能复位，显示全部为0000－－00。-The task of this exper<真三战魂> 在 2025-06-09 上传 | 大小：698kb | 下载：0
[VHDL编程] exp9
说明：本实验要完成的任务是设计一个四位二进制全加器。具体的实验过程就是利用实验系统上的拨动开关模块的SW17~SW14作为一个加数X输入，SW13~SW10作为另一个加数Y输入，用LED模块的LEDG0~LEDG4来作为结果S输出，LED亮表示输出‘1’，LED灭表示输出‘0’。-To complete the task of the experiment is to design a four bit binary full adder. The specific experimental proc<真三战魂> 在 2025-06-09 上传 | 大小：1kb | 下载：0