[VHDL编程] VerilogBook

说明：此书是学习verilog的基础入门图书，可以使大家对verilog有一个初步的了解。-verilog study
<LLT> 在 2025-06-12 上传 | 大小：2.93mb | 下载：0

[VHDL编程] seconed-code

说明：keypad 4x4 with pic18f
<Jonathan> 在 2025-06-12 上传 | 大小：2kb | 下载：0

[VHDL编程] 4X4

说明：ANOTHER 4X4 EXAMPALE
<Jonathan> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] ad_da

说明：Altera FPGA ad采样，da回放-Altera FPGA AD sampling, da playback
<小亮> 在 2025-06-12 上传 | 大小：567kb | 下载：0

[VHDL编程] dds_dual

说明：Altera FPGA 双路DDS，频率相位可预制-Altera FPGA double DDS road, frequency phase can be prefabricated
<小亮> 在 2025-06-12 上传 | 大小：1022kb | 下载：0

[VHDL编程] rom_in

说明：Altera FPGA rom 写入代码-Altera FPGA ROM writing code
<小亮> 在 2025-06-12 上传 | 大小：573kb | 下载：0

[VHDL编程] rom_mod_sine

说明：Altera FPGA 从rom读数据，产生正弦波，modulsim仿真-Altera FPGA read data from ROM, produce sine wave, modulsim simulation
<小亮> 在 2025-06-12 上传 | 大小：7kb | 下载：0

[VHDL编程] rom_read_modelsim

说明：Altera FPGA ，modulsim仿真rom读取，Quartus工程-Altera FPGA, modulsim simulation ROM read, Quartus engineering
<小亮> 在 2025-06-12 上传 | 大小：673kb | 下载：0

[VHDL编程] mdio_slave

说明：It s VERILOG (not VHDL) code for mdio slave
<Andrei> 在 2025-06-12 上传 | 大小：3kb | 下载：0

[VHDL编程] width

说明：用verilog编写的，通过对时钟脉冲计数来记录脉冲宽度-measure pulse width
<yunbingqian> 在 2025-06-12 上传 | 大小：4.17mb | 下载：0

[VHDL编程] pulse_width

说明：用verilog编写的，通过对时钟脉冲计数来记录脉冲宽度-measure pulse width
<yunbingqian> 在 2025-06-12 上传 | 大小：4.17mb | 下载：0

[VHDL编程] clock

说明：本设计主要研究基于FPGA的数字钟，要求时间以24小时为一个周期,显示年、月、日、时、分、秒。具有校时以及报时功能，可以对年、月、日、时、分及秒进行单独校对，使其校正到标准时间。-This design is the main research based on FPGA digital clock, required time to 24 hours for a cycle, display date and time, minutes and seconds. The strike has
<张伟> 在 2025-06-12 上传 | 大小：157kb | 下载：0