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[VHDL编程] ADC12-sampling-experiment
说明:DC1工作时钟为14Mhz,使用ADC1的通道8来连续转换,并使用DMA来传输转换数据,并在TFT 上实时显示转换数据(显示的是直接读出的ADC规则数据寄存器中的值,即为低12位)-DC1 work for 14 Mhz clock, use ADC1 channel 8 to continuous conversion, and use the DMA to convert data transmission, and in the TFT To convert data on rea<荣德国> 在 2025-06-16 上传 | 大小:874kb | 下载:0
[VHDL编程] Ultra-9-17
说明:超声波流量计采样控制部分的VHDL源代码,基于xilinx的spartan3-The ultrasonic flowmeter sampling control part of the VHDL source code, based on xilinx s spartan3<aweawfg> 在 2025-06-16 上传 | 大小:1.67mb | 下载:0
[VHDL编程] IEEE-Standard-for-SystemVerilog
说明:这是一本systemverilog的标准欢迎下载-This is a SystemVerilog standard are welcome to download<钟普> 在 2025-06-16 上传 | 大小:5.87mb | 下载:0
[VHDL编程] synopsys_verification
说明:这是synposys关于systemverilog的使用向导-This is synposys SystemVerilog using the wizard<钟普> 在 2025-06-16 上传 | 大小:654kb | 下载:0
[VHDL编程] verilogCRC32
说明:32位bit输入的CRC32校验,verilog的代码,以及modelsim的testbench代码-The encode of CRC32 with 32bit-inputs based on verilog, and according encode of testbench<maxwell> 在 2025-06-16 上传 | 大小:2kb | 下载:0
[VHDL编程] base-on-FPGA-AES-addkey-design
说明: 介绍了用FPGA实现AES算法所用的开发工具,开发语言和所选用的芯片,及AES算法的硬件实现方式。着重阐述了AES算法FPGA实现的总体设计框图,并副有部分源代码- introduce design tool,language and core of AES which base on FPGA,and AES hardware design.<邱绿> 在 2025-06-16 上传 | 大小:2.08mb | 下载:0
[VHDL编程] data_syn_check_47
说明:帧同步搜索,用控制数据替换MPEG-2 TS流中的空帧-fr a me synchronous search,Replace MPEG-2 TS stream by using the control data<杨明> 在 2025-06-16 上传 | 大小:29kb | 下载:0