[VHDL编程] FPGA-using-for-SDR

说明：FPGA在软件无线电设计中的应用，AD、DA，FIR、CIC的设计-FPGA SDR
<luhb> 在 2026-01-02 上传 | 大小：22.06mb | 下载：0

[VHDL编程] xiyiji

说明：设计较为完整的应用系统，其中至少包括三个模块（定时器、串行口、键盘、数码管、液晶显示、传感器模数转换、PWM等）-Design are relatively complete application system, including at least three module (timer, a serial port, keyboard, digital tube, liquid crystal display, sensor module conversion, PWM, etc)
<孤独的小飞侠> 在 2026-01-02 上传 | 大小：12kb | 下载：0

[VHDL编程] main

说明：maxhxo 系 列 的 主 程 序 。-the main program of series of machxo。
<小庆> 在 2026-01-02 上传 | 大小：3kb | 下载：0

[VHDL编程] master-for-hsdpa

说明：master for design physical layer of vhdl of fpga-master for design physical layer of vhdl of fpga
<uogy> 在 2026-01-02 上传 | 大小：1.17mb | 下载：0

[VHDL编程] ARM_kernel_verilogHDL

说明：这是ARM核心处理器的verilogHDL代码，相当一个软核。-This is the ARM core processor verilogHDL code, is a soft core.
<lipuran> 在 2026-01-02 上传 | 大小：37kb | 下载：0

[VHDL编程] hufmann

说明：Huffman coding for JPEG and MPEG files.
<Dim> 在 2026-01-02 上传 | 大小：5kb | 下载：0

[VHDL编程] phase

说明：测量时间间隔的代码，效果还是不错的，大家可以下下来试试 -Time interval measurement code
<陈瑞昊> 在 2026-01-02 上传 | 大小：20kb | 下载：0

[VHDL编程] divide

说明：divide模块，实现除法功能。该module是用Verilog编写的，压缩包里包括了设计程序以及测试程序（testbench）。-divide module, the division function. The module is written in Verilog, compression bag, including the design process and testing process Sequence (testbench).
<周狩猎> 在 2026-01-02 上传 | 大小：31kb | 下载：0

[VHDL编程] led

说明：该程序是用Verilog编写的关于led的硬件电路描述程序，运用该程序可以对其进行仿真及测试。-The program is written in Verilog hardware circuit descr iption of the procedures led the use of the program can be simulated and tested.
<周狩猎> 在 2026-01-02 上传 | 大小：16kb | 下载：0

[VHDL编程] TIMER1

说明：TIMER-1 : 定时器上溢。 TIMER-2 : 强置输出模式。 TIMER-3 : 输出比较模式。 TIMER-4 : PWM1模式。 TIMER-5 : 输入捕获模式(结果硬件仿真观察)。 TIMER-6 : PWM输入模式。 TIMER-7 : 单脉冲模式。 TIMER-8 : TIMER2作为TIMER3的分频器,即TIMER3的时钟由TIMER2提供。 TIMER-9 : TIMER2使能TIMER3(时钟都用内部时钟，两个非同步)。 TIMER
<陈立> 在 2026-01-02 上传 | 大小：3.77mb | 下载：0

[VHDL编程] TIMER2

说明：TIMER-1 : 定时器上溢。 TIMER-2 : 强置输出模式。 TIMER-3 : 输出比较模式。 TIMER-4 : PWM1模式。 TIMER-5 : 输入捕获模式(结果硬件仿真观察)。 TIMER-6 : PWM输入模式。 TIMER-7 : 单脉冲模式。 TIMER-8 : TIMER2作为TIMER3的分频器,即TIMER3的时钟由TIMER2提供。 TIMER-9 : TIMER2使能TIMER3(时钟都用内部时钟，两个非同步)。 TIMER
<陈立> 在 2026-01-02 上传 | 大小：4.38mb | 下载：0

[VHDL编程] vertosysc

说明：verilog转换为systemc代码,用于RTL到系统建模-verilog to systemc
<jason> 在 2026-01-02 上传 | 大小：5kb | 下载：0