[VHDL编程] Multiplieur-signe

说明：VHDL code of a signed mixer with a testbench !
<Johnny vintéin> 在 2025-06-20 上传 | 大小：68kb | 下载：0

[VHDL编程] lut

说明：this is a programmed lut
<Johnny vintéin> 在 2025-06-20 上传 | 大小：151kb | 下载：0

[VHDL编程] inverseuse_ex1

说明：this a inverse gate with lot s of other gates and testbench for novice-this is a inverse gate with lot s of other gates and testbench for novice
<Johnny vintéin> 在 2025-06-20 上传 | 大小：2.84mb | 下载：0

[VHDL编程] Cellule-Logique-Virtuelle

说明：une cellule logique virtuelle avec un test en do
<Johnny vintéin> 在 2025-06-20 上传 | 大小：154kb | 下载：0

[VHDL编程] allume_LED

说明：a simple exemple of vhdl for show the power of fpga card
<Johnny vintéin> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] TT_PCI_2.19h_28_11_2006

说明：TT drivers PCI for tuner COFDM.
<Jesus> 在 2025-06-20 上传 | 大小：21.33mb | 下载：0

[VHDL编程] strobe_gen

说明：分频功能，clk,reset为输入端口，分频系数10，时钟为25mhz。-Divide function, to obtain the required clock.
<gk> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO-Design

说明：FIFO(first in first out)-first in first out, using verilog
<方舟> 在 2025-06-20 上传 | 大小：176kb | 下载：0

[VHDL编程] design-a-clk-system-by-verilogHDL

说明：利用verilog语言描述的具有调时、定时、闹钟、报时等功能的时钟系统-Verilog language to describe the use of a tune, time, alarm clock, timer and other functions of the clock system
<张方圆> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog-FIFO

说明：可综合的Verilog FIFO存储器，可以实现先如先出的设计-Synthesizable Verilog FIFO memory can be as-first-out design
<白白> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] QuarusII

说明：quartus官方中文教程.pdf 很详细、很实用的文档-quartus official Chinese tutorial. pdf is very detailed and very useful document
<zjh> 在 2025-06-20 上传 | 大小：825kb | 下载：0

[VHDL编程] shuzipaobiao

说明：设计一个数字跑表，该跑表具有复位，暂停，秒表计时功能，暂停后恢复时，在原来数值基础上继续计数-Design a digital stopwatch, the stopwatch has reset, pause, stop watch timing function, recovery after a pause, continue on the basis of the original value of count
<白白> 在 2025-06-20 上传 | 大小：1kb | 下载：0