[VHDL编程] timer

说明：nios ii中时钟的测试程序。。求成全-something about timer
<hq> 在 2025-06-19 上传 | 大小：11.13mb | 下载：0

[VHDL编程] Altera.FPGA

说明：fpga的入门教程。关于硬件ip设置的指南-something about fpga
<hq> 在 2025-06-19 上传 | 大小：24.62mb | 下载：0

[VHDL编程] generic_fifo_yh

说明：Generic, multi-purpose FIFOs. Available as single clock and dual clock version, binary, lfsr, and gray encoded (dual clock only). All are parameterizable and use generic_memories for memory. These FIFOs are fully portable from FPGAs to ASICS.
<杨豪> 在 2025-06-19 上传 | 大小：37kb | 下载：0

[VHDL编程] PL_FSK

说明：实现FSK调制，用quarter进行仿真-FSK modulation
<朱捷> 在 2025-06-19 上传 | 大小：157kb | 下载：0

[VHDL编程] taxi_1

说明：出租车计价系统时序仿真，用ise进行调试，分模块编写-Taxi meter time sequence emulation
<朱捷> 在 2025-06-19 上传 | 大小：164kb | 下载：0

[VHDL编程] CCD285_DRIVER_11927

说明：a ccd driver code,wirte in verilog,there are some error in the timing analyzer in the report after full compiled ,but the wafes on oscillograph are successful
<jldeng> 在 2025-06-19 上传 | 大小：2kb | 下载：0

[VHDL编程] clock_1Hz

说明：Clock 1Hz with duty cycle control for verilog for DE2-115 Altera FPGA
<luis> 在 2025-06-19 上传 | 大小：7.61mb | 下载：1

[VHDL编程] Monitor_LRRV

说明：Quick test to handle VGA monitor enabling four colors on screen, Verilog Code Source using internal 50MHz clock signal.
<luis> 在 2025-06-19 上传 | 大小：2.03mb | 下载：0

[VHDL编程] comparator_4bit

说明：Basic 4-bit Comparator project in verilog
<luis> 在 2025-06-19 上传 | 大小：2.86mb | 下载：0

[VHDL编程] decoder_bcd7seg

说明：Basic 7-segment decoder for Verilog
<luis> 在 2025-06-19 上传 | 大小：2.89mb | 下载：0

[VHDL编程] ones_counter

说明：Ones counter for Verilog, basic project for Altera FPGA
<luis> 在 2025-06-19 上传 | 大小：2.9mb | 下载：0

[VHDL编程] MHLtest

说明：简易CPU的设计仿真，包括简单的加减乘除的运算-design of a simple CPU
<马红丽> 在 2025-06-19 上传 | 大小：20.62mb | 下载：0