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[VHDL编程] CPLD
说明：verilog编写的加减6路可逆计数器，用于FPGA对6路脉冲信号的计数-verilog written addition and subtraction 6 way reversible counter for FPGA on the 6-channel pulse count<zhangshaobo> 在 2025-06-23 上传 | 大小：939kb | 下载：0
[VHDL编程] lcd_dsp
说明：verilog编写的串口和液晶驱动的程序。ＦＰＧＡ接收串口的数据，然后在液晶上显示，用的是黑金开发板。-verilog prepared by the serial and the LCD driver program. FPGA receives serial data, and then in the liquid crystal display, with the black gold development board.<zhangshaobo> 在 2025-06-23 上传 | 大小：24.11mb | 下载：0
[VHDL编程] VGA
说明：vhdl实现VGA接口显示四种图案：横彩条、竖彩条、棋盘格、白屏。文件包含四个模块：clk_div2——二分频（输入50Mhz输出25Mhz）、makecolor产生彩条信号、vgasyn产生行同步hs和列同步vs、行计数器hadddr、列计数器vaddr，vga_main主程序连接前三个模块。-vhdl implementation VGA interface displays four patterns: horizontal color bar, vertical color bars,<zhanghuan> 在 2025-06-23 上传 | 大小：2kb | 下载：0
[VHDL编程] Digital-Clock
说明：基于FPGA 的数字时钟SHEJI-Digital Clock in the FPGA<lichenhai> 在 2025-06-23 上传 | 大小：1.41mb | 下载：0
[VHDL编程] Program2
说明：将8位待测预置数作为外部输入信号，即可以随时改变序列检测器中的比较数据。写出此程序的符号化单进程有限状态机。-The 8-bit pre-measured as the number of external input signal, which can change at any time in the sequence comparison of the data detector. Write the symbol of this process a single process fini<釉雪Dreamer> 在 2025-06-23 上传 | 大小：1kb | 下载：0
[VHDL编程] Program3
说明：用 vhdl 语言设计 8 位数码扫描显示电路，显示输出数据直接在程序中给出。增加 8 个 4 位锁存器作为输出显示数据缓冲器，由外部输入8个待显示的十六进制数。-Design with vhdl language display 8-bit digital scanning circuit, display output data are given directly in the program. Increased eight 4-bit latch display data buffer<釉雪Dreamer> 在 2025-06-23 上传 | 大小：1kb | 下载：0
[VHDL编程] Program6
说明：用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。 -With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and clock enable control counter d<釉雪Dreamer> 在 2025-06-23 上传 | 大小：1kb | 下载：0