[VHDL编程] DHC8J_NEW

说明：仪器仪表类，脉冲计数器,已经调试过，能正常使用。-Instrumentation type, pulse counter, debugged, can be used normally.
<梁玉华> 在 2025-06-17 上传 | 大小：85kb | 下载：0

[VHDL编程] IntroductionPtoPCPLDPandPFPGAPDesign

说明：Introduction to CPLD and FPGA Design
<ali> 在 2025-06-17 上传 | 大小：654kb | 下载：0

[VHDL编程] VCO_WITH_PLL

说明：Plain VHDL (only for simulation, NOT for synthesis)
<Mic> 在 2025-06-17 上传 | 大小：2kb | 下载：0

[VHDL编程] model

说明：用vhdl写的 ddr sdram 控制器,数据位可以修改。在quartus2下仿真通过-With written ddr sdram controller vhdl
<momowang> 在 2025-06-17 上传 | 大小：7kb | 下载：0

[VHDL编程] filter

说明：用vhdl硬件描述语言写的中值滤波器，主要对尖峰脉冲进行消除。在fpga上实现。-Vhdl hardware descr iption language used to write the median filter, mainly to eliminate spikes. Implemented on the fpga.
<momowang> 在 2025-06-17 上传 | 大小：210kb | 下载：0

[VHDL编程] verilog_Common_arithmetic

说明：常用逻辑运算，加法器，乘法器及除法器的verilog语言，可用modelsim或Quartus II 9.0环境-Common logic operation, adder, multiplier and divider verilog language, can be used modelsim or Quartus II 9.0 environment
<李菲> 在 2025-06-17 上传 | 大小：6kb | 下载：0

[VHDL编程] Integrator-comb_timing-state

说明：积分梳状滤波器和时序状态机的Verilog语言描述，适合硬件描述初学者-Integrator-comb filter and timing the Verilog language to describe state machines, hardware descr iption suitable for beginners
<李菲> 在 2025-06-17 上传 | 大小：2kb | 下载：0

[VHDL编程] counter_3

说明：三种计数器的verilog实现,二进制计数器,格雷码计数器,约翰逊计数器.初学硬件描述语言可参考。-Three kinds of counter verilog implementation of a binary counter, gray code counter, Johnson counter beginner hardware descr iption language can refer to
<李菲> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] cd_player_vhdl

说明：全套日本CD Player的FPGA设计制作源码(用VHDL编写)。在ise上运行。-Japanese CD Player complete set of FPGA design source (using VHDL). Ise on the run.
<momowang> 在 2025-06-17 上传 | 大小：107kb | 下载：0

[VHDL编程] Shift-register

说明：两种移位寄存器——通用和桶形移位寄存器，用硬件描述语言Verilog编写，适合初学者。-Two kinds of shift register- common and barrel shift register in Verilog hardware descr iption language, suitable for beginners
<李菲> 在 2025-06-17 上传 | 大小：2kb | 下载：0

[VHDL编程] dtrigger

说明：常用触发器——D触发器的VERILOG语言描述，可用Quartus II 9.0 和modelsim环境实现。-Common triggers- D flip-flop of VERILOG language descr iption available Quartus II 9.0 and modelsim environment to achieve
<李菲> 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] usb2.0_fpga

说明：免费的USB2.0源码(支持Xilinx和Alteral的FPGA),用vhdl语言实现。-Free USB2.0 source (supports Xilinx and Alteral the FPGA), using vhdl language.
<momowang> 在 2025-06-17 上传 | 大小：211kb | 下载：0