[VHDL编程] paobiao_gongyang

说明：用verilog语言写的电子跑表，在共阳数码管上显示，八位的，初学EDA，感觉verilog语言好入门，我的QQ：942954258，欢迎与你共赢21世纪-Verilog language used to write electronic stopwatch, were positive in the digital display, eight, and novice EDA, started feeling good verilog language, my QQ: 942954258, w
<谷向前> 在 2025-06-09 上传 | 大小：468kb | 下载：0

[VHDL编程] plj_book

说明：EDA，verilog 语言写的频率计，一个是测频，一个是产生一定的频率作为信号源，可在cycloneII 上验证，-EDA, verilog language written in frequency counter, one frequency measurement, one is a certain frequency as the signal source can be verified on the cycloneII, thank you! !
<谷向前> 在 2025-06-09 上传 | 大小：637kb | 下载：0

[VHDL编程] 11

说明：等精度频率计，verilog语言写的，可在开发板上验证，已经试过-And other precision frequency meter, verilog language, and can be verified on the development board, has tried
<谷向前> 在 2025-06-09 上传 | 大小：1.2mb | 下载：0

[VHDL编程] digital-frequency-meter

说明：AT89S51制作的高精度2.4G数字频率计(作者佚名)，由汇编语言编写。里面含原理图。-AT89S51 2.4G production of high-precision digital frequency meter (by Anonymous), written in assembly language. Which contain schematic.
<xiangiscoming> 在 2025-06-09 上传 | 大小：420kb | 下载：0

[VHDL编程] SPWM-based-from-MSP430

说明：这是TI公司的SPWM波产生程序，基于MSP430单片机，用到了其片内的ADC进行反馈控制占空比-This is TI' s SPWM wave generation process, based on the MSP430 microcontroller, the chip used in the feedback control the duty cycle of the ADC
<周森未> 在 2025-06-09 上传 | 大小：39kb | 下载：0

[VHDL编程] DDS

说明：利用DDS技术做一个正弦信号发生器- the use of DDS technology to make a sinusoidal signal generator
<周三强> 在 2025-06-09 上传 | 大小：233kb | 下载：0

[VHDL编程] clk_div2

说明：本源码是分频器的VHDL,在QUARTUS2下已进行仿真和验证，-The source is the divider of the VHDL, have been carried out under the QUARTUS2 simulation and verification,
<周三强> 在 2025-06-09 上传 | 大小：295kb | 下载：0

[VHDL编程] 4MUL

说明：四位并行乘法器的VHDL源代码，已通过验证，可以使用-Four parallel multiplier VHDL source code has been validated, you can use
<周三强> 在 2025-06-09 上传 | 大小：5kb | 下载：0

[VHDL编程] decorder38

说明：这是一个简单的VHDL例子，但是对于初学者很是重要，已通过验证和软硬件仿真-This is a simple VHDL example, but for beginners it is important to have validated hardware and software emulation
<周三强> 在 2025-06-09 上传 | 大小：248kb | 下载：0

[VHDL编程] ALARM_CLOCK

说明：这是一个数字闹钟的设计例子，昨天没验证成功，希望一些在VHDL领域有建树的同仁给予帮助-This is a digital alarm clock design example, did not verify the success of yesterday, I hope some of the achievements in the field of VHDL colleagues for help
<周三强> 在 2025-06-09 上传 | 大小：86kb | 下载：0

[VHDL编程] cntm60

说明：这是本人以前做过的一个基础例子，模60计数器，对于初学者有一定意义-I have done before this is a basic example, model 60 counters, have a certain significance for beginners
<周三强> 在 2025-06-09 上传 | 大小：154kb | 下载：0

[VHDL编程] askaks

说明：8.9 ASK调制与解调VHDL程序及仿真, 本人已验证过-8.9 ASK modulation and demodulation process, and VHDL simulation, I have verified
<周三强> 在 2025-06-09 上传 | 大小：1kb | 下载：0