[VHDL编程] ModelSim-Altera61g_CRACK

说明：modelsim 6.2破解,对于ALTERA 器件-MODELSIM 6.2 CRAK FOR ALTORAL CHIP
<wangfei> 在 2025-06-19 上传 | 大小：301kb | 下载：0

[VHDL编程] Model_sim_6.6se_crack

说明：modelsim破解文件,这个找到的.需要大家一起用吧.-modelsim 6.6 crack
<wangfei> 在 2025-06-19 上传 | 大小：858kb | 下载：0

[VHDL编程] jishuqi

说明：计步器程序 使用vhdl描述 实现实时的计步功能 用fpga实现已通过-step counter Pedometer programs use VHDL achieve real-time project described in step function already through fpga realizing
<datangde> 在 2025-06-19 上传 | 大小：6kb | 下载：0

[VHDL编程] 100vhdlexample

说明：VHDL语言硬件描述语言，100个例子，功能电路齐全-VHDL, hardware descr iption language, 100 example, complete functional circuit
<wangtao> 在 2025-06-19 上传 | 大小：228kb | 下载：0

[VHDL编程] EDA-and-Technology-Application

说明：EDA技术综合应用实例与分析的课堂讲义，ppt格式的，里面有很多例程，例如第14章 出租车计费系统，第9章 电梯控制器的设计与分析，第12章 图像边缘检测器的设计-EDA and Technology Application and analysis of the lecture notes, ppt format, there are many routines, such as Chapter 14, a taxi billing system, Chapter 9, the elevato
<侯娟> 在 2025-06-19 上传 | 大小：23.47mb | 下载：1

[VHDL编程] FPGA-common-modules-design-

说明：“CPLDFPGA常用模块与综合系统设计与实例精讲”这本书的工程，均是采用VHDL语言来完成-" CPLDFPGA common modules and integrated system design and examples of Jingjiang," this book works are done using VHDL language
<侯娟> 在 2025-06-19 上传 | 大小：2.35mb | 下载：0

[VHDL编程] mult

说明：自己编写的乘法器 二进制4*4 vhdl环境 仿真通过-On time-multiplier binary imagecut.rar 4* 4 VHDL environmental simulation through
<datangde> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] vhdl

说明：8421BCD码同步计数器,序列信号发生器,状态机设计-8421BCD code synchronization counter, serial signal generator, the state machine design
<邢菲> 在 2025-06-19 上传 | 大小：2kb | 下载：0

[VHDL编程] dianti1

说明：该程序是一个简单的电梯控制程序,运用VHDL语言编程,能实现电梯所要的功能并在DE2板上演示-The program is a simple elevator control procedures, the use of VHDL language programming, to achieve the desired function of the elevator and in the DE2 board demo
<zlj> 在 2025-06-19 上传 | 大小：985kb | 下载：0

[VHDL编程] jiaotongdeng

说明：
<zlj> 在 2025-06-19 上传 | 大小：1.24mb | 下载：0

[VHDL编程] vhdl

说明：4位乘法器 vhdl library IEEE use IEEE.std_logic_1164.all entity one_bit_adder is port ( A: in STD_LOGIC B: in STD_LOGIC C_in: in STD_LOGIC S: out STD_LOGIC C_out: out STD_LOGIC ) end one_bit_adder -4-bit multipl
<陈强> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] 12

说明：4位除法器 library IEEE use IEEE.std_logic_1164.all use IEEE.std_logic_unsigned.all entity fpdiv is port ( DIVz: out STD_LOGIC A: in STD_LOGIC_VECTOR (3 downto 0) B: in STD_LOGIC_VECTOR (3 downto 0) data_out: out STD_LO
<陈强> 在 2025-06-19 上传 | 大小：1kb | 下载：0