[VHDL编程] ADS7825FPGA

说明：verilog hdl 语言，使用FPGA EP2C5T144驱动ADS7825。 实际验证，没问题-verilog hdl ADS7825 EP2C5T144
<huanghui> 在 2025-06-20 上传 | 大小：2.96mb | 下载：0

[VHDL编程] jiaotongdeng

说明：设有两条通行通道，分别沿方向1和方向2通行。每一方向都有红、黄、绿组成的交通信号灯。这些信号灯由相应的高有效信号（R1,G1,Y1,R2,G2,Y2）来驱动。当有特殊情况时，加一个闪烁灯显示，按键，所有红灯亮，再按下时，解除红灯亮；要求绿灯点亮时间为20s,黄灯点亮时间为5s。-Has two access channels, respectively, along the direction 1 and direction 2 to pass. Each direction has a red
<xyl> 在 2025-06-20 上传 | 大小：40kb | 下载：0

[VHDL编程] Part1

说明：Quartus Lab 1 Part 1 solution for the DE2 development board
<gazzaman> 在 2025-06-20 上传 | 大小：316kb | 下载：0

[VHDL编程] 60and24

说明：一个60和24进制的vhdl例子（经检测好用）-A 60 and 24 hex vhdl example (tested easy to use)
<李辉> 在 2025-06-20 上传 | 大小：229kb | 下载：0

[VHDL编程] vote7_plus

说明：七人表决器完整工程项目，VHDL语言编写，Maxplus2环境，内有仿真图，实验可用-Seven voting integrity project, VHDL language, Maxplus2 environment, there are simulation diagram, experimental available ~ ~
<Andrew> 在 2025-06-20 上传 | 大小：412kb | 下载：0

[VHDL编程] i28f128p30

说明：Intel Strata Flash Memory (P30)接口控制器的VHDL源代码-Intel Strata Flash Memory (P30) interface controller of the VHDL source code
<wangyu> 在 2025-06-20 上传 | 大小：18kb | 下载：0

[VHDL编程] 5421bcd

说明：5421bcd vhdl-5421bcd vhdl
<刘文> 在 2025-06-20 上传 | 大小：404kb | 下载：0

[VHDL编程] leon

说明：LEON处理器，开源。可配置后下载到FPGA。一种开源处理器。航天应用广泛。-LEON processors, open source. Can be configured to download to the FPGA. An open source processor. Wide range of aerospace applications.
<haibo> 在 2025-06-20 上传 | 大小：21.21mb | 下载：0

[VHDL编程] weideng

说明：用VHDL语言描述了汽车在交通行驶中左转、右转、刹车以及正常行驶的尾灯控制状态-With the VHDL language to describe the car in traffic, turn left, turn right, driving the rear brake and normal control state
<晴峦> 在 2025-06-20 上传 | 大小：113kb | 下载：0

[VHDL编程] final

说明：This Source is Verilog Coding. Made in Altera Quartus 9.0 Service Pack 3. Important, I know not used board.
<SongJiYoon> 在 2025-06-20 上传 | 大小：129kb | 下载：0

[VHDL编程] CRC

说明：对26比特的帧结构进行6比特的CRC处理，输出26+6=32的帧结构。VHDL代码实现-26 bits of the fr a me structure of 6-bit CRC processing, output 26+6 = 32 fr a me structure. VHDL code
<杨胜丰> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] INTERLEAVER

说明：1/3,k=9的卷积码VHDL实现,在xilinx ise上仿真成功。-1/3, k = 9 convolutional code VHDL implementation of the simulation in the xilinx ise success.
<杨胜丰> 在 2025-06-20 上传 | 大小：1kb | 下载：0