[VHDL编程] Ward-Calling-System_-timing-_latch

说明：病房呼叫系统 锁存器 计时模块 优选模块 时间模块-Ward calling system timing module latch time module selection module
<北堂傲天> 在 2025-06-24 上传 | 大小：10kb | 下载：0

[VHDL编程] lroberts_Project_Final_Report

说明：verilog code of my final project that is slot machine game.
<zeshan> 在 2025-06-24 上传 | 大小：189kb | 下载：0

[VHDL编程] petek_Project_Final_Report

说明：verilog code that is very good for beginners that project
<zeshan> 在 2025-06-24 上传 | 大小：127kb | 下载：0

[VHDL编程] huberth_Project_Proposal

说明：verilog code that is gud for beginners project helps.
<zeshan> 在 2025-06-24 上传 | 大小：55kb | 下载：0

[VHDL编程] blmorris_Project_Proposal

说明：project design code for verilog that is proposal
<zeshan> 在 2025-06-24 上传 | 大小：95kb | 下载：0

[VHDL编程] bmistree_Project_Proposal

说明：project proposal of verilog language that is gud for beginners
<zeshan> 在 2025-06-24 上传 | 大小：385kb | 下载：0

[VHDL编程] 2FKS

说明：用FPGA实现2FSK调制器,实现输出两种不同频率的正弦波-2FSK modulator using FPGA implementation to achieve two different frequency sine wave output
<vera> 在 2025-06-24 上传 | 大小：300kb | 下载：0

[VHDL编程] license

说明：FPGA编译开发工具，软件quarts 许可文件，导入文件即可使用quaters-FPGA compiler development tools, software quarts license file, import file can be used quaters
<王青> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] zxcpu

说明：用VHDL语言设计了一个含10条指令的RISC处理器。假定主存可以在一个始终周期内完成依次读写操作且和CPU同步，系统使用一个主存单元。处理器指令字长16位，包含8个通用寄存器，1个16位的指令寄存器和一个16位的程序记数器。处理器的地址总线宽度16位。数据总线宽度16位，取指和数据访问均在一跳蝻数据总线。处理器支持包含LDA，STA，MOV，MVI，ADD，SUB，AND，OR，JZ，JMP十条指令。其中仅有LDA和STA是访存指令。-VHDL language design with a R
<zhaoshu> 在 2025-06-24 上传 | 大小：1.03mb | 下载：0

[VHDL编程] div

说明：256分频 用VHDL编程实现 检验过了 可以用的 欢迎修改改进 -Frequency of 256 tested with VHDL programming welcome changes that can be used to improve thanks
<秦香吹衣> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] 5B6B

说明：FPGA的5B6B编译码器的设计代码可以编译而且有波形图 -5B6B code is used in fiber optic digital communication systems a more extensive line pattern! Data are 5B6B encoding and conversion, and string after the fiber transmission, serial code sequences in continuous bit 0 or b
<邓小虎> 在 2025-06-24 上传 | 大小：603kb | 下载：0

[VHDL编程] 470P2F07

说明：sqrt root using verilog
<saluish> 在 2025-06-24 上传 | 大小：126kb | 下载：0