[VHDL编程] tut_quartus_intro_verilog

说明：introduction about verilog
<dqhien512> 在 2025-06-21 上传 | 大小：809kb | 下载：0

[VHDL编程] cotas

说明： Costas环是用来解调双边带抑制载波信号的,也是二相或四相移相键控信号解调的专用环路-Costas loop is used to double sideband suppressed carrier signal demodulation, and also two-phase or four phase shift keying signal demodulation of the special loop
<陈华> 在 2025-06-21 上传 | 大小：3kb | 下载：0

[VHDL编程] crc_16

说明：16位的CRC(循环冗余校验码)，CRC是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。-16-bit CRC (cyclic redundancy check code), CRC is the data communications of the most commonly used error checking code, which is characterized by the information field and check the len
<陈华> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16_2

说明：两个16位的二进制数相加，分别是高位和高位相加，低位和低位相加。-Two 16-bit binary numbers together, were added to high and high, low and low sum.
<陈华> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic

说明：CORDIC(Coordinate Rotation Digital Computer)算法即坐标旋转数字计算方法。 CORDIC算法,能够通过平移和累加快速实现基础的数学函数,包括三角函数,开方,指数,对数,平方根等函数。-CORDIC (Coordinate Rotation Digital Computer) algorithm for the coordinate rotation digital calculation. CORDIC algorithm can be achieved
<陈华> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] QPSK

说明：用Verilog语言实现QPSK调制，QPSK是一种数字调制方式。它分为绝对相移和相对相移两种。 -Verilog language using QPSK modulation, QPSK is a digital modulation. It is divided into absolute and relative phase shift of the phase shift of two.
<陈华> 在 2025-06-21 上传 | 大小：1kb | 下载：1

[VHDL编程] linearcode

说明：linearcode线性编码器：用于无线通信中的线性编码器-linearcode linear encoder: for wireless communication linear encoders
<陈华> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] winphlash1716

说明：WinPhlash rare program for reflash Phoenix bios
<rtfyrft> 在 2025-06-21 上传 | 大小：959kb | 下载：0

[VHDL编程] PIDctrol

说明：VHDL实现PI控制,包括三个文件,FPU,PID-VHDL pi control，pid
<杨军> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] bpsk_spread_spectrum_modulator_demodulator

说明：code for bpsk spread spectrum modulator used in cdma -code for bpsk spread spectrum modulator used in cdma ..
<ANIL> 在 2025-06-21 上传 | 大小：8kb | 下载：0

[VHDL编程] handshake

说明：AMBA 3 AXI handshake protocol. Verilog platform. master and slave.
<nodeity> 在 2025-06-21 上传 | 大小：192kb | 下载：0

[VHDL编程] counter

说明：-- Mod-16 Counter using JK Flip-flops -- Structural descr iption of a 4-bit binary counter. -- The first two design entities describe a JK flip-flop and a 2-input AND gate respectively. -- These are then packaged together along with a signal
<jgc> 在 2025-06-21 上传 | 大小：1kb | 下载：0