[VHDL编程] wanyongbiao

说明：EDA的课程设计，可以实现带有两位分和两位秒的四位数码表显示-EDA curriculum design can be achieved with two minutes and two seconds, four digital table shows
<SCC> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] design_dds_based_on_verilog

说明：基于verilog hdl 的DDS设计-The DDS-based design of verilog hdl
<yangyang> 在 2025-06-19 上传 | 大小：388kb | 下载：0

[VHDL编程] COlD_FFT

说明：The VHDL implementation of 8-point FFT in VHDL. Radix 2 Decimation in Frequency-The VHDL implementation of 8-point FFT in VHDL. Radix 2 Decimation in Frequency It is very good
<小鸟动人> 在 2025-06-19 上传 | 大小：63kb | 下载：0

[VHDL编程] fft_design_in_VHDL

说明：Useful goods for FFT design I colected. Maybe useful for you. best wishes-Useful goods for FFT design I colected. Maybe useful for you. best wishes
<小鸟动人> 在 2025-06-19 上传 | 大小：1.36mb | 下载：0

[VHDL编程] VC

说明：用Verilog语言实现16点的FFT运算.用Verilog语言实现16点的FFT运算。用Verilog语言实现16点的FFT运算。-Verilog language by 16 points in the FFT computation. Verilog language by 16 points in the FFT computation. Verilog language by 16 points in the FFT computation.
<懂郑华> 在 2025-06-19 上传 | 大小：5kb | 下载：0

[VHDL编程] DE2_Web_Server

说明：此文件是altera公司发布的基于DE2开发板的-web例程，能实现DE2开发板与计算机之间的信息传输，采用vhdL语言编写。-This file is Announces altera DE2 development board based on the-web routine, to achieve DE2 development board and the transfer of information between computers, using vhdL language.
<郝蕾> 在 2025-06-19 上传 | 大小：2.62mb | 下载：0

[VHDL编程] cunchuqi

说明：利用MAX+PLUS进行存储器设计 并且进行了编译 仿真 得到了波形图-Using MAX+ PLUS for memory design
<白云> 在 2025-06-19 上传 | 大小：37kb | 下载：0

[VHDL编程] EDA

说明：计数器的程序，eda编程用的，vhdl语言编程，大家下载看看吧-Program counter, eda programming used, vhdl programming
<肄园> 在 2025-06-19 上传 | 大小：365kb | 下载：0

[VHDL编程] miaobiao

说明：1. 设计数码管显示的秒表。 2. 能够准确的计时并显示。 3. 开机显示00.00.00。 4. 用户可以随时清零、暂停、计时。 5. 最大记时59.59.99分钟，最小精确到0.01秒 -1. Design digital display of a stopwatch. 2. Can be accurately timed and displayed. 3. Power Show 00.00.00. 4. Users can always clear, pause, ti
<pp> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] multi-function_waveform_generator

说明：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 -4 sine wave to achieve common, triangle, sawtooth, square wave (A, B) the frequency and amplitude controlled output (square wave- A duty cycle is contr
<卫亮> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] Rake_Receiver

说明：用Verilog HDL语言实现一个Rake接收机的最大比合并准则，其中3路输入数据是并行相关输出-Verilog HDL language with a Rake receiver maximum ratio combining criteria, of which 3 related to the parallel input data is output
<张茂磊> 在 2025-06-19 上传 | 大小：1kb | 下载：1

[VHDL编程] SOCKET

说明：基于de2开发板与pc机之间传输的实验，有详细的实验步骤和全面的资料，socket程序-De2-based development board and transfer between pc machine experiments, a detailed and comprehensive information on experimental procedures, socket program
<郝蕾> 在 2025-06-19 上传 | 大小：1.73mb | 下载：0