[VHDL编程] latch

说明：Latch VDHL by xilinx
<mohab> 在 2025-06-09 上传 | 大小：262kb | 下载：0

[VHDL编程] counter

说明：Ring Counter implemented in VHDL usign finite state machine design.
<slash> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC124

说明：采用verilog编写的高速串型AD采集芯片adc124驱动代码，占用le较少，效率高，目前我应用在较多产品上-Verilog prepared using high-speed string-type AD Acquisition chip adc124 driver code, occupation le small, high efficiency, the current I applied to more products
<chenwl> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] dac121

说明：采用verilog编写的高速串型DA芯片dac121驱动代码，占用le较少，效率高，目前我应用在较多产品上-Verilog prepared using high-speed string-type DA-chip dac121 driver code, occupation le small, high efficiency, the current I applied to more products
<chenwl> 在 2025-06-09 上传 | 大小：336kb | 下载：0

[VHDL编程] ds18b20

说明：单路DS18B20的verilog HDL 代码，精度为1℃无须转换数据，直接输出结果。占用300个LE资源。-Single DS18B20 the verilog HDL code, and an accuracy of 1 ℃ without converting the data, direct output. Occupy 300 LE resources.
<chenwl> 在 2025-06-09 上传 | 大小：433kb | 下载：1

[VHDL编程] ds18b20s4

说明：四路DS18B20的verilog HDL 代码，精度为1℃无须转换数据，根据输入地址改变直接输出结果。占用600个LE资源，相对于单路程序，更为精减-Four DS18B20 the verilog HDL code, and an accuracy of 1 ℃ without converting the data, enter the address change in accordance with the direct output. Occupy 600 LE resources,
<chenwl> 在 2025-06-09 上传 | 大小：433kb | 下载：0

[VHDL编程] ds18b20s16

说明：
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[VHDL编程] tlc2543AND11channel

说明：11路串行AD采集芯片TLC2543，12BIT精度输出，100Khz，采用VERILOG HDL编写，占用200个LE-11-Channel Serial AD acquisition chip TLC2543, 12BIT accuracy of the output, 100Khz, using VERILOG HDL preparation, taking up 200 LE
<chenwl> 在 2025-06-09 上传 | 大小：32kb | 下载：0

[VHDL编程] mypjct

说明：自己的一次设计，用verilog语言实现的一个自动售票机的设计-One' s own design, using verilog language implementation of the design of an automatic vending machine
<yanping> 在 2025-06-09 上传 | 大小：68kb | 下载：0

[VHDL编程] ntc

说明：NTC电阻在VERILOG HDL中的曲线表，使用1MA恒流源供电，用AD对其采集电压，并以12BIT形式输出查表即可达到实际温度值，本表占用450个12位存储单元-NTC resistor VERILOG HDL in the curve of the table, use the 1MA current source power supply voltages were collected with AD and in the form of the output look-up table
<chenwl> 在 2025-06-09 上传 | 大小：88kb | 下载：0

[VHDL编程] divider

说明：a clock divider vhdl code
<mansih> 在 2025-06-09 上传 | 大小：231kb | 下载：0

[VHDL编程] vhdl_serial_receiver

说明：a good serial receiver in vhdl , there is also transmitter code along with this , check it in same web
<mansih> 在 2025-06-09 上传 | 大小：208kb | 下载：0