[VHDL编程] VHDLonfir

说明：FIR滤波器在VHDL中使用(顺序)PROCESS声明或者是加法器和乘法器的“组件 实例”来实现-FIR filter in VHDL use (in order) PROCESS statement or the adder and the multiplier " component instance" to achieve the
<wangYC> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] snag

说明：4人抢答器的VHDL源代码.当设计文件加载到目标器件后，按下核心板复位按键，表示开始抢答。然后，同时按下S1-S4，首先按下的键的键值被数码管显示出来，对应的LED灯被点亮。与此同时，其它按键失去抢答作用。-4 Responder of the VHDL source code
<王唐小菲> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] stopwatch

说明：数字秒表的VHDL代码。当设计文件加载到目标器件后，设计的数字秒表从00-00-00开始计秒。，直到按下停止按键（按键开关S2）。数码管停止计秒。按下开始按键（按键开关S1），数码管继续进行计秒。按下复位按键（核心板上复位键）秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop
<王唐小菲> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] wave

说明：可控脉冲发生器的VHDL源代码。设计文件加载到目标器件后，按下按键开关模块的S8按键，在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50 的矩形波。按下S1键或者S2键，这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键，这个矩形波的占空比会相应的增加或减少。-Controllable pulse generator of the VHDL source code. Design documents loaded to the target device and p
<王唐小菲> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] digital

说明：多功能数字钟的VHDL源代码。多功能数字钟具有的功能：显示时－分－秒、整点报时、小时和分钟可调等基本功能。钟表的工作是在1Hz信号的作用下进行，每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时。-Multifunction digital clock VHDL source code. Multi-function digital clock with functions: display- minutes- seconds
<王唐小菲> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] ledrom

说明：流水灯的VHDL源代码。当设计文件加载到目标器件后，LED灯会按程序设定的规律进行闪烁。-Water lights VHDL source code. When the design document, after loading to the target device, LED lantern according to the procedure set by law of flicker.
<王唐小菲> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] Asynchronous_Resets_FILO

说明：外国编程高手关于异步fifo和复位电路的精度论述。-Master a foreign programming asynchronous fifo and the reset circuit on the accuracy of exposition.
<杰夫> 在 2025-06-09 上传 | 大小：618kb | 下载：0

[VHDL编程] shangchuan

说明：几个基于VEGA的小程序 供大家参考学习-A small number of VEGA-based procedures for your reference study
<xiewenpeng> 在 2025-06-09 上传 | 大小：3kb | 下载：0

[VHDL编程] fifo

说明：fifo的代码,经过测试可以使用，很有用处，可以放心使用-a fifo module,the code has been tested and it is usefull
<汪磊> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] reinformationregardingapplicationfee

说明：paper format that includes Viterbi Decoder complete VHDL code for the document. Nh format paper format that include s Viterbi Decoder complete VHDL code for the document. Nh format paper format that includes Viterbi Decoder complete VHDL code for the
<awa> 在 2025-06-09 上传 | 大小：421kb | 下载：0

[VHDL编程] RISC

说明：32 bit RISC Processor with 3 stage pipeline
<rudra> 在 2025-06-09 上传 | 大小：2.05mb | 下载：0

[VHDL编程] DDS

说明：用FPGA实现的DDS信号发生器（ALtera的）-DDS signal
<正非> 在 2025-06-09 上传 | 大小：3kb | 下载：0