[VHDL编程] prog_dds

说明：FPGA VHDL DDS程序，采用FPGA实现1hz到100khz可调的dds程序，频率调节步长是变化的。-FPGA VHDL DDS program, using FPGA to achieve 1hz to 100khz adjustable dds procedures, the frequency adjustment step size is changing.
<张鹏> 在 2025-06-08 上传 | 大小：1.18mb | 下载：0

[VHDL编程] s

说明：基于VHDL的选择运算器，可以通过选择端选择加减与或四种运算，每个时钟周期刷新结果一次。注释已给出。-The choice of VHDL-based computing device, you can choose by selecting the side addition and subtraction with or four kinds of operations, the results of one per clock cycle refresh. Note has been gi
<cckaa> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] seven

说明：基于VHDL实现输入控制7段数码管的代码，分别用逻辑表达式法和真值表法实现。-VHDL-based implementation of digital control input control 7-segment code, respectively, a logical expression method and truth table method to achieve.
<cckaa> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] MUX

说明：source s file of multiplexor
<trerepaxa> 在 2025-06-08 上传 | 大小：158kb | 下载：0

[VHDL编程] serialports2

说明：使用verilog以及VHDL编写的将串口数据转换为32位并口数据，作为FPGA和DSP接口使用（DSP型号：6205）-Use verilog and VHDL will be prepared by a 32-bit serial data into parallel data, as the FPGA, and DSP interface (DSP Model: 6205)
<yaota> 在 2025-06-08 上传 | 大小：804kb | 下载：0

[VHDL编程] 8b10bverilog

说明：基于verilogHDL语言的8b10通信变换。-verilog 8b10b
<ckj> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] PROCEDURETOWORKINISE

说明：Procedure to Work in VHDL... by Ashok Kumar . A . M Zebros India
<Ashok> 在 2025-06-08 上传 | 大小：3.33mb | 下载：0

[VHDL编程] BASICVHDLCODES

说明：BASIC VHDL DOCUMENTS BY ASHOK KUMAR.A.M ZEBROS INDIA
<Ashok> 在 2025-06-08 上传 | 大小：9kb | 下载：0

[VHDL编程] 2005-12-29_22-34-9_93

说明：bench verilog 源代码，适用于图像开发-bench verilog source code, apply to the image development
<xutongxue> 在 2025-06-08 上传 | 大小：3kb | 下载：0

[VHDL编程] verilogdct

说明：dct实现verilog hdl的数字图像处理，源代码-dct achieve verilog hdl digital image processing, source code
<xutongxue> 在 2025-06-08 上传 | 大小：28kb | 下载：0

[VHDL编程] Sram_core

说明：Implementation a Sram Controller Core
<Khoa> 在 2025-06-08 上传 | 大小：170kb | 下载：0

[VHDL编程] Final_nw

说明：Descr iption creat Bus
<necrom> 在 2025-06-08 上传 | 大小：8.07mb | 下载：0