[VHDL编程] Embedded_risc

说明：Embedded_risc IP CORE .VERY GOOD AS A STUDY FILE-Embedded_risc IP CORE. VERY GOOD AS A STUDY FILE
<lijun> 在 2025-06-22 上传 | 大小：124kb | 下载：0

[VHDL编程] Keyboardcontroller

说明：keyboardcontroller IP CORE .VERY GOOD AS A STUDY FILE-keyboardcontroller IP CORE. VERY GOOD AS A STUDY FILE
<lijun> 在 2025-06-22 上传 | 大小：7kb | 下载：0

[VHDL编程] FFTProcessor

说明：IP CORE .VERY GOOD AS A STUDY FILE-IP CORE. VERY GOOD AS A STUDY FILE
<lijun> 在 2025-06-22 上传 | 大小：1.01mb | 下载：0

[VHDL编程] firewire

说明：IP CORE .VERY GOOD AS A STUDY FILE-IP CORE. VERY GOOD AS A STUDY FILE
<lijun> 在 2025-06-22 上传 | 大小：103kb | 下载：0

[VHDL编程] VHDLtlight

说明：智能控制交通灯。分主路辅路，当辅路无车时主路保持绿灯，当辅路有车通过时辅路亮绿灯，并且在最短五秒钟之后或者20秒之内返回原来的状态。-Intelligent control of traffic lights. At the main road and side roads, as roads without the green light when the main road to maintain, when the roads when the roads a car through a
<小白> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] ask

说明：提供一个把通信中ASK调制用VHDL来实现的例子，内附有相应的VHDL源程序。-To provide a communication ASK modulation achieved using VHDL example, enclosing a corresponding VHDL source code.
<靳朝> 在 2025-06-22 上传 | 大小：65kb | 下载：0

[VHDL编程] run_watch

说明：提供一个数字秒表的EDA设计实例，内故有VHDL源代码，并有运行仿真图。-To provide a digital stopwatch the EDA design example, it is within the VHDL source code, and run the simulation of Fig.
<靳朝> 在 2025-06-22 上传 | 大小：60kb | 下载：0

[VHDL编程] DCT2IDCT2

说明：CT2 IDCT2 变换C代码。经调试成功，适用于altera,有结果。-CT2 IDCT2 transform C code. After successful testing for altera, bear fruit.
<金夕> 在 2025-06-22 上传 | 大小：1.12mb | 下载：0

[VHDL编程] cordiccos

说明：改进的cordic算法的迭代cos结构，适用于altera。-Improved Iterative CORDIC algorithm cos structure, applicable to altera.
<金夕> 在 2025-06-22 上传 | 大小：8kb | 下载：0

[VHDL编程] multiply

说明：由verilog编写的乘法器，通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。-Prepared by the Verilog multiplier, through the realization of the two documents call. As the sub-modules to simplify the procedure call makes a lot.
<金夕> 在 2025-06-22 上传 | 大小：3kb | 下载：0

[VHDL编程] fir_parall

说明：基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。-Verilog-based design of fir filter using the parallel architecture. In front of the basis of adding four water (adder, parallel multiplier, multiply the result of the sum of two), throu
<张堃> 在 2025-06-22 上传 | 大小：3kb | 下载：0

[VHDL编程] cpu

说明：cpu的vhdl设计实现加法减法乘法运算-cpu VHDL Design and Implementation of multiplication addition subtraction
<郭红> 在 2025-06-22 上传 | 大小：1.92mb | 下载：0