[VHDL编程] asynch_fifo

说明：FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用-FPGA VERILOG using DCFIFO realize cross-clock domain data transfer, has been verified, directly available
<alison> 在 2025-06-18 上传 | 大小：1004kb | 下载：0

[VHDL编程] an_dcfifo_top_restored

说明：alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。-alteral FPGA VERILOG using ROM DCFIFO and RAM to realize high-speed low-speed clock domain data transfer, it is worth learning.
<alison> 在 2025-06-18 上传 | 大小：907kb | 下载：0

[VHDL编程] DE2_LCM_CCD

说明：在altera DE2 的开发板上采集图像，到lcd显示的原程序 。-In altera DE2 development board collecting images, lcd display to the original procedure.
<alison> 在 2025-06-18 上传 | 大小：3.28mb | 下载：0

[VHDL编程] fpga_intr

说明：FPGA简:讲述了FPGA的基本概念、结构、发展-Jane FPGA: FPGA describes the basic concepts, structure, development
<zzgy1029> 在 2025-06-18 上传 | 大小：188kb | 下载：0

[VHDL编程] PS2_verilog_source

说明：在vhdl开发环境下，关于协议PS2 verilog 源码-In VHDL development environment, with regard to the agreement PS2 verilog source code
<clwclwclw> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] MFSK_VHDL

说明：多进制数字频率调制(MFSK)系统VHDL程序-Multi-band digital frequency modulation (MFSK) system VHDL procedures
<zhang> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_16

说明：fir低通滤波器 用于dspbuilder pll：25ns data 400khz sin 10.8khz-fir low-pass filter for dspbuilder pll: 25ns data 400khz sin 10.8khz
<wq> 在 2025-06-18 上传 | 大小：8kb | 下载：0

[VHDL编程] cic-simo

说明：用于dspbuilder 可以直接生成vhdl源码，或者verilog源码-用于dspbuilder ?梢灾 ??由??蓈hdl?
<wq> 在 2025-06-18 上传 | 大小：39kb | 下载：0

[VHDL编程] MPEG

说明：MPEG-2TS 流嵌入控制数据的设计，设计的要求是用控制数据替换MPEG-2 TS 流中的空帧-MPEG-2TS control data stream embedded in the design, the design requirements is to control data to replace MPEG-2 TS stream of the air fr a me
<wq> 在 2025-06-18 上传 | 大小：246kb | 下载：0

[VHDL编程] quartus_unix[1]

说明：QuartusII8.0 Unix 和Linux按照指南-QuartusII8.0 Unix and Linux in accordance with the Guide
<桑圣锋> 在 2025-06-18 上传 | 大小：628kb | 下载：0

[VHDL编程] address_lookup

说明：解交织地址产生的matlab代码，通过验证，可放心使用！-陆 芒 陆 禄脰 炉 渭脴脰 虏 煤脡煤渭脛matlab
<骆军> 在 2025-06-18 上传 | 大小：247kb | 下载：0

[VHDL编程] dianhuajifei

说明：Verilog语言编写的电话计费系统，这只是源代码，需要在quartusII等软件下运用-Verilog language telephone billing system, this is only the source code, the need to use software such as quartusII
<王阳> 在 2025-06-18 上传 | 大小：294kb | 下载：0