[VHDL编程] zhuangtaiji

说明：状态机实现，通过简单的程序实现状态机，让你最快的掌握用VERIlog语言写的状态机-State machine implementation, through a simple procedure to implement state machines, allowing you the fastest master the language used to write state machine VERIlog
<岳振> 在 2025-06-22 上传 | 大小：300kb | 下载：0

[VHDL编程] I2C

说明：基于FPGA的I2C通信代码实现，在开发板上验证过，欢迎使用-FPGA-based I2C communication code, tested on the development board, welcome
<岳振> 在 2025-06-22 上传 | 大小：724kb | 下载：0

[VHDL编程] vga_module

说明：VGA 显示源码。基于xilinx virtex ii 开发板开发。实现单色显示功能。-VGA display
<方颀> 在 2025-06-22 上传 | 大小：4kb | 下载：0

[VHDL编程] am

说明：基于FPGA的用verilog语言写的，改程序可产生不同调制系数和不同频率的AM波，长按按键切换调制度25 、50 、75 和短按按键切换调制信号频率1k、1.5k、2k、2.5k.-Based on the FPGA using verilog language, change the program can produce different coefficients and different frequency modulated AM wave, long press the butt
<尹佳佳> 在 2025-06-22 上传 | 大小：981kb | 下载：0

[VHDL编程] VHDL-based-digital-clock-programming

说明：基于VHDL的数字时钟设计，可以调时间，并且可以设置四个闹钟时间，中和很多VHDL的基本程序，对初学者很有用-VHDL-based digital clock design, you can adjust the time, and you can set four alarm time, and in a lot of VHDL basic procedures, useful for beginners
<卢> 在 2025-06-22 上传 | 大小：10kb | 下载：0

[VHDL编程] fenpin

说明：对主时钟的完成四分频的分频，希望对大家有帮助。-Completion of the master clock frequency divider quarter, we want to help.
<王世豪> 在 2025-06-22 上传 | 大小：38kb | 下载：0

[VHDL编程] iic

说明：主要对Iic通信协议做简单的规定，通过verilog语言设置。-Iic main communications protocol for doing simple rules, through verilog language settings.
<王世豪> 在 2025-06-22 上传 | 大小：3kb | 下载：0

[VHDL编程] ps2

说明：使用verilog来对ps2的解码，使大家对ps2更好的理解。-Use verilog to decode for ps2, ps2 make everyone a better understanding.
<王世豪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] chuankou

说明：。典型的RS232 信号在正负电平之间摆动，在发送数 据时，发送端驱动器输出正电平在+5～+15V，负电平在-5～-15V 电平。接收器典型的工作电 平在+3～+12V 与-3～-12V 之间。-. Typical RS232 signal level swing between positive and negative, when data is transmitted, the transmitter side driver outputs a positive level in+
<王世豪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] vga

说明：该工程设计需要在VGA 显示器上显示背景为蓝色，中央显示一个绿色的边框和一个粉 色的矩形-The project design requires a VGA monitor to display a blue background, the central display a green border and a pink rectangle
<王世豪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] shumaguan

说明：该实验实现一个两位数码管同时从0 到F 循环递增的功能。-The experimental realization of a two digital tube while loop increments from 0 to F function.
<王世豪> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] mux16

说明：在该实验中就是要利用时序逻辑设计方法来设计一个16 位乘法器-In this experiment is to use sequential logic design method to design a 16-bit multiplier
<王世豪> 在 2025-06-22 上传 | 大小：1kb | 下载：0