[VHDL编程] 8-way-Responder

说明：8路抢答proteus 说明：1，该抢答器，复位时刻，显示计时位0秒. 2，待主持人宣布完问题后，按下开始计时按钮，则等待8位选手抢答： 若有人抢答，则在显示屏上显示出选手编号，让其回答问题，并倒计时20S，限制20S的作答时间；若无人抢答，则重新开始计时，这时需要主持人再次按下开始按钮； 3，在这之前，若主持人还未宣布开始，若有人抢答，则宣布犯规，并且显示出相应的选手号码，给出相应的惩罚；-8-way Responder proteus Descr ipti
<祖兴水> 在 2025-06-22 上传 | 大小：73kb | 下载：1

[VHDL编程] N-bits-by-M-bits

说明：这是一个verilog代码实现的常用乘法器。设计的是通用N比特乘M比特的二进制乘法器-This is a common multiplier verilog code. Design of a generic N bits by M bits of the binary multiplier
<祖兴水> 在 2025-06-22 上传 | 大小：3kb | 下载：0

[VHDL编程] randomization

说明：伪随机序列应用设计:利用verilog代码实现伪随机信号的产生-Pseudo-random sequence application design: the use of pseudo-random signals verilog code generation
<祖兴水> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] CRC_Tst

说明：关于CRC的发射，以及接受的验证，用Verilog实现，包含testbench验证-About CRC launch, as well as acceptable verification, using Verilog implementation, including verification testbench
<尹腾飞> 在 2025-06-22 上传 | 大小：4.3mb | 下载：0

[VHDL编程] pingpongf16

说明：使用quartusii软件,用verilog语言编写，通过DE2-70板在屏幕上实现乒乓球动态效果。-Use quartusii software, using verilog language, through the DE2-70 board on the screen to achieve tennis dynamic effects.
<lisa> 在 2025-06-22 上传 | 大小：290kb | 下载：0

[VHDL编程] lab-1

说明：Lab1 from altera this is basic is getting to you
<quan> 在 2025-06-22 上传 | 大小：298kb | 下载：0

[VHDL编程] lab-1.2

说明：this is lab2 from altera
<quan> 在 2025-06-22 上传 | 大小：315kb | 下载：0

[VHDL编程] lab-1.3

说明：thisi s lab3 from altera
<quan> 在 2025-06-22 上传 | 大小：311kb | 下载：0

[VHDL编程] cpu_store

说明：VHDL语言制作CPU，8位，16条指令，能够完成多种操作. -VHDL language production CPU, 8-bit, 16 instruction, to complete a variety of operations. VHDL language with CPU, 8-bit, 16 instruction, to complete a variety of operations.
<zhangwei> 在 2025-06-22 上传 | 大小：7.52mb | 下载：0

[VHDL编程] FPGA

说明：verilog编写的QPSK发射机的ＦＰＧＡ部分，已经过验证，完全达到要求。调制矢量误差４％-QPSK transmitter verilog prepared by the FPGA portion, has been proven, fully meet the requirements. Modulation vector error of 4
<zhengqi> 在 2025-06-22 上传 | 大小：12.73mb | 下载：0

[VHDL编程] CPU_z

说明：上计算机组成原理课时，老师提供给我们的简单8位CPU。-On computer organization class, the teacher give us a simple 8 CPU.
<NIU> 在 2025-06-22 上传 | 大小：2.42mb | 下载：0

[VHDL编程] Verilog_COMPLEXCLOCK-v2013.10.07

说明：电子钟，闹钟，秒表，可调时间，采用6位数码管显示-Electronic clock, alarm clock, stopwatch, adjustable time, the use of six digital tube display
<hhxy> 在 2025-06-22 上传 | 大小：1.44mb | 下载：0