文件名称:diff_io_top
- 所属分类：
- VHDL编程
- 资源属性：
- [ASM] [源码]
- 上传时间：
- 2012-11-26
- 文件大小：
- 515kb
- 下载次数：
- 0次
- 提 供 者：
- wangyu******
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
LVDS的应用的Verilog HDL例子程序，由altera公司提供。-LVDS Application of Verilog HDL examples of procedures provided by the altera.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
sim
...\comp_altera_lib.do
...\comp_gate.do
...\diff_io_top.vo
...\diff_io_top_v.sdo
...\gate_sim.do
...\stratix
...\.......\@p@r@i@m_@d@f@f@e
...\.......\.................\verilog.asm
...\.......\.................\_primary.dat
...\.......\.................\_primary.vhd
...\.......\and1
...\.......\....\verilog.asm
...\.......\....\_primary.dat
...\.......\....\_primary.vhd
...\.......\and16
...\.......\.....\verilog.asm
...\.......\.....\_primary.dat
...\.......\.....\_primary.vhd
...\.......\b17mux21
...\.......\........\verilog.asm
...\.......\........\_primary.dat
...\.......\........\_primary.vhd
...\.......\b5mux21
...\.......\.......\verilog.asm
...\.......\.......\_primary.dat
...\.......\.......\_primary.vhd
...\.......\bmux21
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\dffe
...\.......\....\verilog.asm
...\.......\....\_primary.dat
...\.......\....\_primary.vhd
...\.......\latch
...\.......\.....\verilog.asm
...\.......\.....\_primary.dat
...\.......\.....\_primary.vhd
...\.......\mux21
...\.......\.....\verilog.asm
...\.......\.....\_primary.dat
...\.......\.....\_primary.vhd
...\.......\m_cntr
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\nmux21
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\n_cntr
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\scale_cntr
...\.......\..........\verilog.asm
...\.......\..........\_primary.dat
...\.......\..........\_primary.vhd
...\.......\stratix_asynch_io
...\.......\.................\verilog.asm
...\.......\.................\_primary.dat
...\.......\.................\_primary.vhd
...\.......\stratix_asynch_lcell
...\.......\....................\verilog.asm
...\.......\....................\_primary.dat
...\.......\....................\_primary.vhd
...\.......\stratix_crcblock
...\.......\................\verilog.asm
...\.......\................\_primary.dat
...\.......\................\_primary.vhd
...\.......\stratix_io
...\.......\..........\verilog.asm
...\.......\..........\_primary.dat
...\.......\..........\_primary.vhd
...\.......\stratix_io_register
...\.......\...................\verilog.asm
...\.......\...................\_primary.dat
...\.......\...................\_primary.vhd
...\.......\stratix_jtag
...\.......\............\verilog.asm
...\.......\............\_primary.dat
...\.......\............\_primary.vhd
...\.......\stratix_lcell
...\.......\.............\verilog.asm
...\.......\.............\_primary.dat
...\.......\.............\_primary.vhd
...\.......\stratix_lcell_register
...\.......\......................\verilog.asm
...\.......\......................\_primary.dat
...\.......\......................\_primary.vhd
...\.......\stratix_lvds_receiver
...\.......\.....................\verilog.asm
...\.......\.....................\_primary.dat
...\.......\.....................\_primary.vhd
...\.......\stratix_lvds_rx_parallel_register
...\.......\.................................\verilog.asm
...\.......\.................................\_primary.dat
...\.......\.................................\_primary.vhd
...\.......\stratix_lvds_transmitter
...\comp_altera_lib.do
...\comp_gate.do
...\diff_io_top.vo
...\diff_io_top_v.sdo
...\gate_sim.do
...\stratix
...\.......\@p@r@i@m_@d@f@f@e
...\.......\.................\verilog.asm
...\.......\.................\_primary.dat
...\.......\.................\_primary.vhd
...\.......\and1
...\.......\....\verilog.asm
...\.......\....\_primary.dat
...\.......\....\_primary.vhd
...\.......\and16
...\.......\.....\verilog.asm
...\.......\.....\_primary.dat
...\.......\.....\_primary.vhd
...\.......\b17mux21
...\.......\........\verilog.asm
...\.......\........\_primary.dat
...\.......\........\_primary.vhd
...\.......\b5mux21
...\.......\.......\verilog.asm
...\.......\.......\_primary.dat
...\.......\.......\_primary.vhd
...\.......\bmux21
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\dffe
...\.......\....\verilog.asm
...\.......\....\_primary.dat
...\.......\....\_primary.vhd
...\.......\latch
...\.......\.....\verilog.asm
...\.......\.....\_primary.dat
...\.......\.....\_primary.vhd
...\.......\mux21
...\.......\.....\verilog.asm
...\.......\.....\_primary.dat
...\.......\.....\_primary.vhd
...\.......\m_cntr
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\nmux21
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\n_cntr
...\.......\......\verilog.asm
...\.......\......\_primary.dat
...\.......\......\_primary.vhd
...\.......\scale_cntr
...\.......\..........\verilog.asm
...\.......\..........\_primary.dat
...\.......\..........\_primary.vhd
...\.......\stratix_asynch_io
...\.......\.................\verilog.asm
...\.......\.................\_primary.dat
...\.......\.................\_primary.vhd
...\.......\stratix_asynch_lcell
...\.......\....................\verilog.asm
...\.......\....................\_primary.dat
...\.......\....................\_primary.vhd
...\.......\stratix_crcblock
...\.......\................\verilog.asm
...\.......\................\_primary.dat
...\.......\................\_primary.vhd
...\.......\stratix_io
...\.......\..........\verilog.asm
...\.......\..........\_primary.dat
...\.......\..........\_primary.vhd
...\.......\stratix_io_register
...\.......\...................\verilog.asm
...\.......\...................\_primary.dat
...\.......\...................\_primary.vhd
...\.......\stratix_jtag
...\.......\............\verilog.asm
...\.......\............\_primary.dat
...\.......\............\_primary.vhd
...\.......\stratix_lcell
...\.......\.............\verilog.asm
...\.......\.............\_primary.dat
...\.......\.............\_primary.vhd
...\.......\stratix_lcell_register
...\.......\......................\verilog.asm
...\.......\......................\_primary.dat
...\.......\......................\_primary.vhd
...\.......\stratix_lvds_receiver
...\.......\.....................\verilog.asm
...\.......\.....................\_primary.dat
...\.......\.....................\_primary.vhd
...\.......\stratix_lvds_rx_parallel_register
...\.......\.................................\verilog.asm
...\.......\.................................\_primary.dat
...\.......\.................................\_primary.vhd
...\.......\stratix_lvds_transmitter