文件名称:design_2

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 59kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 张**
  • 相关连接:
  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

抢答定时器输入端为抢中信号,时钟信号和主持人信号。当主持人信号有效(‘0’)时,时钟信号提供计时,抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号,当抢中信号有效(‘0’)来临时,将时间到信号(sjd)赋值为无效‘1’,并通过1hz时间信号输出时间显示的七段译码信号:经过一个周期,便将倒计时时间减一,并输出对应时间所示的七段译码值。经过5秒(4,3,…..,0)之后,表示时间到,将时间到信号(sjd)赋值为有效(‘0’)。-Responder timer input is grab the signal, the clock signal and the host signal. When the host signal (' 0 ' ), the clock signal timing, grab began after the effective timing. First 48Mhz clock divider for a 1hz The time signal, to grab the signal (' 0 ' ), the time to signal (sjd) assignment is invalid ' 1' , and by the the 1hz time signal output time display seven segment decoded signal: After a cycle, they put a countdown time minus one and seven-segment decoder output shown in the corresponding time values. After 5 seconds (4,3, ....., 0), represents the time, the time signal (SJD) assignment is valid (' 0 ' ).
(系统自动生成,下载前可以参看下载内容)

下载文件列表





2基于FPGA的抢答定时电路设计及仿真.docx

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度更多...
  • 请直接用浏览器下载本站内容,不要使用迅雷之类的下载软件,用WinRAR最新版进行解压.
  • 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
  • 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.

相关评论

暂无评论内容.

发表评论

*主  题:
*内  容:
*验 证 码:

源码中国 www.ymcn.org