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CLA_4
- 用verilog语言编写的CLA_4文件。CLA_4是4位超前进位加法器的源代码，该代码验证后功能正确，读者可以自行编写testbench代码进行验证。-With verilog language CLA 4 files. CLA 4 is a four-ahead adder source code after the code verification function correctly, readers can write th
buzzer_sos
- 蜂鸣器源代码buzzer code verilog-buzzer code verilog
mt46v16m16p_ddr
- 官网下载的，经过板级验证的ddr control mt45v16m16p源代码，verilog语言设计，希望可以用到系统化设计。-Official website to download, through board-level verification ddr control mt45v16m16p source code, verilog language design, hoping to use systematic desig
des
- verilog实现des的加密解密源代码-verilog realization of des encryption and decryption source code
verilog_uart
- verilog编写的uart源代码，altera官方代码，已验证-verilog prepared uart source code, altera official code, verified
axi_jesd204b
- ADI JESD204接口的ADC与Xilinx FPGA接口IP，包含Verilog和VHDL源代码，AXI总线接口，ADC串行控制接口-ADI IP for interfacing JESD204 ADC to Xilinx FPGA, include Verilog/VHDL source code, AXI interface and serial config interface
20161122_ff
- MD5认证部分的第一轮中包含F函数的一次操作的FPGA实现源代码，采用Verilog，在Quartus II上综合-MD5 authentication part of the first round contains an F function of the operation of the FPGA implementation of the source code, using Verilog, integrated in the
20161122_gg
- MD5认证部分的第二轮中包含G函数的一次操作的FPGA实现源代码，采用Verilog，在Quartus II上综合-FPGA contains one operation in the second round of the G function MD5 authentication component implementation source code, using Verilog, synthesis in Quartus II
20161203_hh
- MD5认证部分的第三轮中包含H函数的一次操作的FPGA实现源代码，采用Verilog，在Quartus II上综合-FPGA third round included H functions in one operation MD5 authentication component implementation source code, using Verilog, synthesis in Quartus II
20161203_ii
- MD5认证部分的第四轮中包含I函数的一次操作的FPGA实现源代码，采用Verilog，在Quartus II上综合-The fourth round MD5 authentication section contains FPGA one operation I Functions of the source code, using Verilog, synthesis in Quartus II
DIGITAL-SIGNAL-PROCESSING-WITH-FPGA
- 数字信号处理的FPGA实现最新版的源代码，涉及FFT变换、IIR、FIR数字滤波器等的verilog及vhdl代码-<digital signal processing with FPGA> (the latest version) . the source code involving FFT transform, IIR, FIR digital filters by verilog and vhdl.
fpga123456
- 从一个网友哪里找到的，Verilog十大基本功2（testbench的设计 文件读取和写入操作 源代码）-From a user where to find, Verilog ten basic skills of 2 (testbench design documents to read and write the source code)
4NandFlash.tar
- nandflash接口的verilog代码，用verilog编写，片上系统SOC源代码分析的nandflash接口代码，总线是wishbone-Nandflash u63A5 u53E3 u7684verilog u4EE3 u7801 uFF0C u7528verilog u7F16 u5199 uFF0C u7247 u4E0A u7CFB u7EDFSOC u6E90 u4EE3 u7801 u
5SDRAM.tar
- SRAM接口的verilog代码，用verilog编写，片上系统SOC源代码分析的SRAM接口代码，总线是wishbone-SRAM u63A5 u53E3 u7684verilog u4EE3 u7801 uFF0C u7528verilog u7F16 u5199 uFF0C u7247 u4E0A u7CFB u7EDFSOC u6E90 u4EE3 u7801 u5206 u6790 u7
6IIS.tar
- IIS接口的verilog代码，用verilog编写，片上系统SOC源代码分析的IIS接口代码，总线是wishbone-IIS interface verilog code
costas-loop-in-ISE
- ISE软件中实现costas环的方案，使用语言为verilog。文件为word形式，不含有源代码，只包含实现过程及注意事项。-ISE COSTAS LOOP
8位数字显示的简易频率计
- （1）能够测试10HZ~10MHZ的方波信号； （2）电路输入的基准时钟为1HZ，要求测量值以8421BCD码形式输出； （3）系统有复位键； （4）采用分层次分模块的方法，用Verilog HDL进行设计，并对各个模块写出测试代码； （5）具体参照说明文档（包含源代码，仿真图，测试波形，详细的设计说明）(A square wave signal capable of testing 10HZ~10MHZ; (2) the r
bayer_3RGB_interpolation
- bayer转rgb 源代码，Verilog语言，FPGA上使用，(Bayer to RGB source code, Verilog language, FPGA use,)
wARM
- 著名的wARM源代码，作者吴瑞祥，Verilog HDL源代码。(Famous wARM source code, author Wu Ruixiang Verilog, HDL source code.)
shiyan9
- 学习verilog时写的D触发器源代码，供大家参考(D flip-flop experimental code written when learning Verilog)