搜索资源列表
pll
- 用FPGA实现数字锁相环，开发环境为ISE
myDPll
- 本人写的数字锁相环，有模拟数据，学习锁相环很好的材料。参考书“数字锁相环路原理与应用”编写。
FPGA-DPLL
- 基于FPGA实现的一种新型数字锁相环
pll
- 用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench-pll.vhd : PLL written in VHDL hardware language. pllTB.vhd is a test program for pll.vhd.
数字锁相环
- DPLL
DDScom
- 直接式数字锁相环频率合成器.用ELANIX公司SYSTEMVIEW运行.-direct digital PLL frequency synthesizer. SYSTEMVIEW ELANIX companies with operations.
FPGA_some_pll
- 关于数字锁相环的一点东西,可以下来看看 -Digital phase-locked loop point on things, you can look down
mb1504programphoto
- 数字锁相环mb1504驱动程序和应用图纸-DPLL mb1504 driver and application drawings
DUC
- 数字上变频DUC是与数字下变频ddc相对应的工作.目前实现方式主要有:专用芯片,通用DSP和FPGA实现三种.本程序即给出了XILINX公司的Digital Up Converter核心程序(IP CORE)以及响应的使用说明,对于从事雷达,无线通信的工程人员和研究者有很大用处.-DUC is a digital up-conversion and digital down conversion that corresponds to
smart
- 智能 全数字锁相环的设计 -smart all digital PLL design , very good
FSK
- 主要探讨基于FSK制式的主叫号码来电显示的几种解码方式，详细介绍专用电路解调、锁相环解调和数字信号处理器(DSP)软件解调的识别方式，给出相应理论依据和实验数据，最后分析各种解码方式的优缺点。-FSK；HT9032；74HC9046；BF535
PLL
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequen
SystemView
- 文件名 例子说明 1-1.svu 信号的平方 1-2.svu 双边带调幅信号的频谱 3-1.svu 拉普拉斯系统 3-2.svu 三阶系统的根轨迹与波特图计算 4-1.svu AM调制解调 4-2.svu AM 超外差收音机模型 4-3.svu SSB移相法形成 5-1.svu 间接法调频 5-2.svu 阿姆斯特兰朗法调频 5-3.svu FM积分鉴频器的仿真 5-4.svu 声音通过FM传
pll
- 用VERILOG语言实现的数字锁相环P-VERILOG language with the digital phase-locked loop PLL
dds9851
- 本文主要介绍的是采用直接数字频率合成的短波信号发生器，它主要以微电脑控制部分、直接数字频率合成（DDS）部分、数字锁相环频率合成部分、背光液晶显示部分、功率放大部分等组成。该软件系统采用菜单形式进行操作，操作方便明了，增加了很多功能。它通过启动DDS后，把内存缓存区的数据送到DDS后输出相应的频率，并把数据转换为BCD码，送到液晶显示器进行显示。该系统输出稳定度、精度极高，适用于当代的尖端的通信系统和精密的高精度仪器。-This pap
pll_code
- 全数字锁相环的verilog源代码-全数字锁相环的verilog源代码
divtest
- VHDL数字锁相环所用的分频器，需要的同学可以试一下。-fenpinqi
verilog_dpll_
- 该源代码是用FPGA实现数字锁相环的逻辑，有需要的可以借鉴参考一下。-The source code is to use FPGA implementation of digital phase-locked loop logic, those in need can draw reference.