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sdgshjd
- 数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ... -Digital System Design This is the unde
verlog_basic
- 用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。-verlog used some language addendum to the basic experiment, which is suitable for FPGA/CPLD beginners. Including eight priority encoder, mu
DivArrUns
- 用VHDL实现的除法器,非常好使,仿真通过了-Using VHDL realize the divider, so very, simulation adopted
divider
- 一个用VHDL语言编写的除法器程序，对从事硬件开发的同志有帮助的。-A language using VHDL divider procedures comrades engaged in hardware development have help.
cpupipeline
- CPU设计，加法器，乘法器，除法器等，有原理讲解等。挺不错的资料-CPU design, adders, multiplier, divider and so on and so have the principle. Very good information
353fpga
- 用vhdl实现的除法器-Achieved using VHDL divider
divider
- 介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图-Introduced the divider design, using verilogHDL language, the use of ModelSim simulation, compressed package that contains a flow chart
comp_arith
- cpu设计中关于加法器，乘法器，除法器设计的ppt，希望对硬件学习的人有帮助-cpu design on the adder, multiplier, divider design ppt, want to learn hardware help
div2
- 32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码-32 divider dividend and divisor are 16-bit integer, decimal 16 for the 32-bit integer, 16-bit decimal number more than 16 integer, 16-bit dec
dividers.tar
- 无符号类型的除法器,有VHDL语言描述了无符号的除法器,包括测试文件-Unsigned type of divider, a VHDL language descr iption of the divider unsigned, including the test file
djdcf
- 在3D图像处理等对运算要求高的领域，高效除法器已成为处理器内必不可少的部件。在分析除法器设计的泰勒级数展开算法基础上，提出了一种新的除法器设计算法。在满足同样精度的情况下，所实现的三级流水线的除法器，与基于泰勒级数展开算法的除法器相比，面积更小，速度更快。-In 3D image processing and so on, demanding area of computing, efficient divider has become
divider
- 此代码用于实现基2的SRT除法器设计，可以实现400MHz以上的32位定点无符号数除法器（除数、被除数和余数均由16位整数和16位小数组成，商由32位整数和16位小数构成,包括源代码和测试文件，可以直接仿真。-This code used to realize the base 2 SRT divider design, you can realize more than 400MHz unsigned 32-bit fixed-poi
divider
- 经过精心设计的除法器的代码，并在FPGA硬件平台实现和验证过的-Meticulously designed divider code, and FPGA hardware platform and tested
divide
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider de
divider
- 基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）-Based on the srt-2 algorithm, the use of Verilog to achieve 16-bit unsigned fixed-point divider number (divisor, dividend by 16-bit inte
test_div
- 定点除法器程序，分为被除数大于除数和除数大于被除数两种情况-Fixed-point division program, divided into dividend greater than the divisor and dividend both cases is greater than divisor
alu-div
- 用verilog HDL代码编写的快速除法器，比较有用
div_aegp
- 用VHDL语言实现的除法器，可以处理非整除运算。精度0.004-VHDL language used to achieve the divider, you can deal with non-divisible operations. Accuracy of 0.004
chufa
- 一个简单的除法器,可以供各位参考!-A simple division, you can for your reference!
VHDLsiweichufaqi
- 这是一个利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真图的 请叫站长联系我-This is a MAX PULL produced using VHDL divider of the four procedures, if necessary simulation diagram contact me please call station