[VHDL编程] fcfs

说明：First come First serve Algorithm
<asdfgh> 在 2025-07-08 上传 | 大小：1kb | 下载：0

[VHDL编程] Dabija

说明：my program is in fact a keyboard linked to spartan III fpga...when u presed a button it will be showed on the bcd of the fpga
<dab> 在 2025-07-08 上传 | 大小：1.84mb | 下载：0

[VHDL编程] e212a_laboratoare_xilinx

说明：there are some labs made by me .you will find her: a counter,a codificator,decodificator,and some others
<dab> 在 2025-07-08 上传 | 大小：1.95mb | 下载：0

[VHDL编程] bit4_mul

说明：vhdl写的程序，并行4位乘法器 加快流据传递，提高算法效率-bit4_mul
<kueuey> 在 2025-07-08 上传 | 大小：176kb | 下载：0

[VHDL编程] hw_for_sw

说明：vhdl. verilog,实用例程,希望对大家有帮助
<夏盛> 在 2025-07-08 上传 | 大小：1.12mb | 下载：0

[VHDL编程] Spartan3E_ADC

说明：专门针对xilinx 的spartan3e开发板上的ADC转化的编程，绝对可用，仿真通过-Xilinx the spartan3e specific development board ADC conversion program, absolutely free, simulation by
<雍振强> 在 2025-07-08 上传 | 大小：3kb | 下载：0

[VHDL编程] cof

说明：咖啡机的基本设计，是HVDL语言描写的，用于基本的咖啡机控制-cafe
<sara> 在 2025-07-08 上传 | 大小：1kb | 下载：0

[VHDL编程] Solutions

说明：`timescale 1ns / 1ps module AND_OR(INP, OUT1) input [3:0] INP output OUT1 wire SIG1, SIG2 MY_AND2 U0 (.A(INP[0]), .B(INP[1]), .C(SIG1)) MY_AND2 U1 (.A(INP[2]), .B(INP[3]), .C(SIG2)) MY_OR2 U2 (.A(SIG1), .B(SIG2), .
<qweabc> 在 2025-07-08 上传 | 大小：7kb | 下载：0

[VHDL编程] EDA

说明：移位相加8位硬件乘法器电路设计,该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。-Add 8-bit hardware multiplier shift circuit design, the multiplier is composed of 8-bit adder to temporal order, 8-bit multiplier design.
<zhangyue> 在 2025-07-08 上传 | 大小：34kb | 下载：0

[VHDL编程] EDA2

说明：学习数控分频器的设计、分析和测试方法。数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。-NC crossover study design, analysis and testing methods. NC divider function is that when the input given different input data, input th
<zhangyue> 在 2025-07-08 上传 | 大小：44kb | 下载：0

[VHDL编程] EDA4

说明：1、熟悉Quartus软件的使用及设计流程。 2、掌握利用宏模块设计方法，即使用端口和参数定义生成宏功能模块。 3、掌握正弦信号产生的原理和方法。-1, familiar with the Quartus software use and design flow. 2, using macro control module design method, which uses port and parameter definition of the macro function modu
<zhangyue> 在 2025-07-08 上传 | 大小：621kb | 下载：0

[VHDL编程] VHDL1

说明：学习用FPGA设计一个信号发生器，根据输入信号的选择输出递增、递减锯齿波、三角波、阶梯波和方波。-Learning to use FPGA to design a signal generator, the choice of output to the input signal increases, decreasing sawtooth, triangle, ladder wave and square wave.
<zhangyue> 在 2025-07-08 上传 | 大小：390kb | 下载：0