[VHDL编程] jianyishuzipinlvji

说明：（1）基本要求： a．被测信号的频率范围为1～20kHz，用4位数码管显示数据。 b．测量结果直接用十进制数值显示。 c．被测信号可以是正弦波、三角波、方波，幅值1～3V不等。 d．具有超量程警告（可以用LED灯显示，也可以用蜂鸣器报警）。 e．当测量脉冲信号时，能显示其占空比（精度误差不大于1 ）。 （2）发挥部分 a．修改设计，实现自动切换量程。 b．构思方案，使整形时，以实现扩宽被测信号的幅值范围 -(1) Basic requirements: a.
<longking> 在 2025-06-05 上传 | 大小：4kb | 下载：0

[VHDL编程] DSP-CCS-FPGA

说明：不错的DSP介绍文档，包含DSP,CCS,FPGA,希望对初学者有用-DSP good introduction document, including DSP, CCS, FPGA, want to be useful for beginners
<liquansong> 在 2025-06-05 上传 | 大小：4.99mb | 下载：0

[VHDL编程] siluqiangdaqi

说明：通过VHDL程序设计一个4人参加的智力竞赛抢答计时器，当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。 电路具有回答问题时间控制功能。要求回答问题时间小于等于100s(显示为0~99)，时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。 -VHDL programming by a 4 quiz participants answer in timer, when a participant first press the answe
<longking> 在 2025-06-05 上传 | 大小：6kb | 下载：0

[VHDL编程] 1024Mb_ddr2

说明：DDR2的Verilog仿真代码，可以使用ModelSim仿真-DDR2' s Verilog simulation code, you can use the ModelSim simulation
<skystorm> 在 2025-06-05 上传 | 大小：36kb | 下载：0

[VHDL编程] versatile_counter_latest.tar

说明：有用的verilog EDA代码，好像是内核，不知道有没有用-verilog EDA
<许栋梁> 在 2025-06-05 上传 | 大小：1.93mb | 下载：0

[VHDL编程] 8fenpin-verilog

说明：用verilog HDL实现8分频，可作为时钟8分频器-Verilog divide by 8 to achieve
<qhd> 在 2025-06-05 上传 | 大小：9kb | 下载：0

[VHDL编程] h264header

说明：VHDL file for h.264 header
<daru> 在 2025-06-05 上传 | 大小：4kb | 下载：0

[VHDL编程] h264intra4x4

说明：H.264 intra predication
<daru> 在 2025-06-05 上传 | 大小：5kb | 下载：0

[VHDL编程] h264intra8x8cc

说明：H.264 intra predication 8-by-8 block
<daru> 在 2025-06-05 上传 | 大小：4kb | 下载：0

[VHDL编程] h264invtransform

说明：H.264 inverse transform in VHDL
<daru> 在 2025-06-05 上传 | 大小：3kb | 下载：0

[VHDL编程] h264quantise

说明：H.264 quantization block in VHDL.
<daru> 在 2025-06-05 上传 | 大小：3kb | 下载：0

[VHDL编程] PROCESS_CLARA_4

说明：引用了TXT文档数据导入激励数据源的方法-TXT document referenced data into the data sources for excitation
<houyongchang> 在 2025-06-05 上传 | 大小：1kb | 下载：0