[VHDL编程] ANNs

说明：人工神经网络（ArtificialNeuralNetworks，简写为ANNs）也简称为神经网络（NNs）或称作连接模型（ConnectionistModel），它是一种模范动物神经网络行为特征，进行分布式并行信息处理的算法数学模型。这种网络依靠系统的复杂程度，通过调整内部大量节点之间相互连接的关系，从而达到处理信息的目的。 -Artificial neural network (ArtificialNeuralNetworks,
<小林> 在 2025-05-30 上传 | 大小：476kb | 下载：0

[VHDL编程] verilog

说明：verilog 一些语音模块 方便平时应用-verilog Module some useful speech module
<朱> 在 2025-05-30 上传 | 大小：112kb | 下载：0

[VHDL编程] multiplication

说明：4比特流水乘法器，四个时钟之后输出乘法结果，学习乘法详细过程使用-4-bit pipeline multiplier
<李本利> 在 2025-05-30 上传 | 大小：377kb | 下载：0

[VHDL编程] triangle

说明：To generate triangle waveform
<T. H. Sutikno> 在 2025-05-30 上传 | 大小：1kb | 下载：0

[VHDL编程] Vhdl1

说明：calculating of iD & iQ, with ia & ib in 2 s complement
<T. H. Sutikno> 在 2025-05-30 上传 | 大小：1kb | 下载：0

[VHDL编程] sqrt32

说明：sqrt32.vhdl unsigned integer sqrt 32-bits computing unsigned integer
<T. H. Sutikno> 在 2025-05-30 上传 | 大小：4kb | 下载：0

[VHDL编程] 836335-IEEE-Standard-for-VHDL-Register-Transfer-L

说明：IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
<T. H. Sutikno> 在 2025-05-30 上传 | 大小：200kb | 下载：0

[VHDL编程] 1342563-IEEE-Standard-for-VHDL-Register-Transfer-

说明：1076.6TM IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
<T. H. Sutikno> 在 2025-05-30 上传 | 大小：485kb | 下载：0

[VHDL编程] 3813412-Matlab-Simulink-Simulink-Matlab-to-Vhdl.r

说明：Simulink/Matlab-to-VHDL Route for Full-Custom/FPGA Rapid Prototyping of DSP Algorithms
<T. H. Sutikno> 在 2025-05-30 上传 | 大小：144kb | 下载：0

[VHDL编程] rcv

说明：rs232 接受模块 处理 窜信号 分并信号-rs232 verliog receive module
<jay> 在 2025-05-30 上传 | 大小：1kb | 下载：0

[VHDL编程] txm

说明：txm 传输模块，处理并信号转成窜行信号 -txm transmission module, process, and channeling the line signal into a signal
<jay> 在 2025-05-30 上传 | 大小：1kb | 下载：0

[VHDL编程] rs232top

说明： 链接 rcv 和txm的测试模块 验证 接受 和 传输模块功能-Links rcv and txm test module validation capabilities to receive and transmit modules
<jay> 在 2025-05-30 上传 | 大小：1kb | 下载：0