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[VHDL编程] i2s_interface
说明：iis的verilog代码，符合iis协议标准，来自opencores网站。-iis the verilog code, in line with iis protocol standards, from opencores site.<lvlv> 在 2025-06-13 上传 | 大小：489kb | 下载：0
[VHDL编程] vhdlClock
说明：VHDL编写的电子时钟程序，经仿真正确，包含源码-Electronic clock program written in VHDL, the simulation is correct, including source code<liaojiawen> 在 2025-06-13 上传 | 大小：1.99mb | 下载：0
[VHDL编程] VHDL-Finished-Homework
说明：有闹钟功能，可以定时的电子时钟，还可以设定定时时间-Have alarm clock function, the electronic clock timer, you can also set the regular time<liaojiawen> 在 2025-06-13 上传 | 大小：753kb | 下载：0
[VHDL编程] stopwatch1
说明：用vhdl实现的数字秒表，显示四位值，最大计时时间为99.99s，全部通过验证，并且在FPGA上得到很多的结果-Using vhdl implementation of the digital stopwatch display four values, the maximum time time 99.99s, all validated, and get a lot of the FPGA results<donglaidongqu> 在 2025-06-13 上传 | 大小：585kb | 下载：0
[VHDL编程] Verification_of_UART
说明：使用Systemverilog语言对UART进行验证，其中UART代码为verilog语言-Use Systemverilog language UART to verify which code for verilog language UART<张三> 在 2025-06-13 上传 | 大小：4kb | 下载：0
[VHDL编程] connect_vhd
说明：本程序的功能为检测输入信号范围是否在限定范围内，经ad转换器输入，经fpga芯片的Virtex4芯片输出来判断结果。-The functionality of the program for the detection of input signal range is within the limits, the ad converter input, the output fpga chip Virtex4 chip to determine the results.<huan> 在 2025-06-13 上传 | 大小：1kb | 下载：0
[VHDL编程] RC6-block-cipher-using-VHDL
说明：VHDL implementation of RC6 encryption algorithm Test file represent applying all zero input and all zero key note that result is correct but bytes positions are swapped<waleed> 在 2025-06-13 上传 | 大小：54kb | 下载：0
[VHDL编程] HASH-code-implementation-using-VHDL
说明：implementation for Secure Hash Algorithm 1 SHA-1 in vhdl language contain no test file.<waleed> 在 2025-06-13 上传 | 大小：14kb | 下载：0
[VHDL编程] Part-1-DWT-haar-using-VHDL
说明：Part 1 implementation of Discrete wavelet transform in VHDL language Haar Filter<waleed> 在 2025-06-13 上传 | 大小：17kb | 下载：0