[VHDL编程] 8051

说明：8051 verilog doc 源代码 和文档 IC-verilog 8051 source code ic
<曾平> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] carry_lookahead_add4

说明：4位的超前进位加法器，门级电路连接得到，verilog代码实现-4-bit look-ahead adder, gate-level circuit
<陈振睿> 在 2025-06-20 上传 | 大小：282kb | 下载：0

[VHDL编程] BCDadd8

说明：8位的BCD加法器，BCD表示即4bit表示一个十进制数，取值范围是0000-0110，verilog代码实现-8-bit BCD adder, BCD said that 4bit represents a decimal number, range is 0000-0110, verilog code
<陈振睿> 在 2025-06-20 上传 | 大小：249kb | 下载：0

[VHDL编程] password

说明：verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器，分别记录在时钟上升沿时A,B,C,D的输入情况，比如某上升沿输入A，相应时刻A对应的移位寄存器输入1，其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样，密码锁不仅可以识别字符数量，还可以判断出字符的输入次序。-verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the
<陈振睿> 在 2025-06-20 上传 | 大小：565kb | 下载：0

[VHDL编程] MSequenceGenerator

说明：5位的M序列发生器，verilog代码实现。5次本原多项式采用f(x)=x^5+x^2+1-5 of the M-sequence generator, verilog code. 5 using a primitive polynomial f (x) = x ^ 5+ x ^ 2+1
<陈振睿> 在 2025-06-20 上传 | 大小：107kb | 下载：0

[VHDL编程] Hamming_Encoder

说明：(7,4)Hammming码编码器，verilog代码实现。生成矩阵为G=[1,0,0,0 0,1,0,0 0,0,1,0 0,0,0,1 1,1,1,0 0,1,1,1 1,1,0,1]-(7,4) Hammming Encoder, verilog code. Generator matrix is ​ ​ G = [1,0,0,0 0,1,0,0 0,0,1,0 0,0,0,1 1,1,1,0 0,1, 1,1 1,1,0,1]
<陈振睿> 在 2025-06-20 上传 | 大小：80kb | 下载：0

[VHDL编程] Hamming_Decoder

说明：(7,4)Hammming码解码器，verilog代码实现。监督矩阵为HT=[1,0,0 0,1,0 0,0,1 1,0,1 1,1,1 1,1,0 0,1,1]-(7,4) Hammming code decoder, verilog code. Monitoring matrix HT = [1,0,0 0,1,0 0,0,1 1,0,1 1,1,1 1,1,0 0,1,1]
<陈振睿> 在 2025-06-20 上传 | 大小：118kb | 下载：0

[VHDL编程] UART

说明：verilog代码，串口发送接收代码，含有源代码和测试文件，准确可用-verilog code for serial port transmit and receive code, with source code and test files, and accurate available
<WANGLIN> 在 2025-06-20 上传 | 大小：7kb | 下载：0

[VHDL编程] BD63860

说明：步进电机驱动器BD63860及应用，可以用来稳定驱动2相步进电机。-Stepper motor driver BD63860 and applications, can be used to stabilize drive 2-phase stepper motor.
<邵里强> 在 2025-06-20 上传 | 大小：157kb | 下载：0

[VHDL编程] 32niosiiprogram

说明：32位nios ii处理器用于对RSA加密模块进行数据传送与处理-Nios ii processor 32-bit RSA encryption module used for data transmission and processing
<lyj> 在 2025-06-20 上传 | 大小：3kb | 下载：0

[VHDL编程] conversionandtesting-procedures

说明：实现32位串行输入，1024位并行输出的VerilogHDL源程序-32-bit serial input, 1024-bit parallel output VerilogHDL source
<lyj> 在 2025-06-20 上传 | 大小：3kb | 下载：0

[VHDL编程] And-serial-converter

说明：实现1024位并行输入，32位串行输出的verilog HDL程序 并带有其测试程序-Achieve 1024 parallel input, 32-bit serial output verilog HDL program and with the test procedures and serial converter
<lyj> 在 2025-06-20 上传 | 大小：3kb | 下载：0