资源列表
[VHDL编程] robust_fir_latest.tar
说明：RobustVerilog generic FIR filter In order to create the Verilog design use the run.sh scr ipt in the run directory (notice that the run scr ipts calls the robust binary (RobustVerilog parser)). The filter can be built according to 3 differe<尤恺元> 在 2025-11-22 上传 | 大小：6kb | 下载：0
[VHDL编程] Spartan-3EPDemo--RS232P
说明：基于spartan3e开发板的rs232串口edk程序，包含bit文件，可直接下载到板子上运行-failed to translate<yu> 在 2025-11-22 上传 | 大小：3.87mb | 下载：0
[VHDL编程] 48taps_fir
说明：成形滤波可以在调制后对调制波以带通滤波方式完成，也可以在调制前对基带以低通滤波方式完成，两者的效果是相同的。在现代全数字调制解调器中，成形滤波器大都采用数字滤波器来实现。由于对基带信号进行数字滤波更为方便，因此成形滤波普遍采用基带数字滤波方案。-Shaping filter can be modulated by the modulation wave band-pass filtering is accomplished, it can before the modulation baseba<尤恺元> 在 2025-11-22 上传 | 大小：90kb | 下载：0
[VHDL编程] verilog-hdl-example
说明：verilog hdl教程的135个例子-verilog hdl tutorial 135 cases<INTER> 在 2025-11-22 上传 | 大小：166kb | 下载：0
[VHDL编程] Xilinx-Training-2010
说明：赛灵思公司2010年培训技术文档，对FPGA的开发有很大的帮助-Xilinx 2010, training of technical documentation, development of the FPGA is very helpful<何立志> 在 2025-11-22 上传 | 大小：41.56mb | 下载：0
[VHDL编程] carry_lookahead_add4
说明：4位的超前进位加法器，门级电路连接得到，verilog代码实现-4-bit look-ahead adder, gate-level circuit<陈振睿> 在 2025-11-22 上传 | 大小：282kb | 下载：0
[VHDL编程] password
说明：verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器，分别记录在时钟上升沿时A,B,C,D的输入情况，比如某上升沿输入A，相应时刻A对应的移位寄存器输入1，其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样，密码锁不仅可以识别字符数量，还可以判断出字符的输入次序。-verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the<陈振睿> 在 2025-11-22 上传 | 大小：565kb | 下载：0
[VHDL编程] MSequenceGenerator
说明：5位的M序列发生器，verilog代码实现。5次本原多项式采用f(x)=x^5+x^2+1-5 of the M-sequence generator, verilog code. 5 using a primitive polynomial f (x) = x ^ 5+ x ^ 2+1<陈振睿> 在 2025-11-22 上传 | 大小：107kb | 下载：0