[VHDL编程] nios_IRQ_verilog

说明：基于veriog_nios硬件平台的中断实验源代码，希望对大家有所帮助-Interrupt-based hardware platform veriog_nios experiment source code, we hope to help
<张莱昂> 在 2025-06-09 上传 | 大小：13.89mb | 下载：0

[VHDL编程] AD

说明：AD采集控制时序,控制对象AD1674启动和转换-AD acquisition control timing, control object AD1674 starts and conversion
<何小> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：脉冲上升或下降沿个数计数功能，并且可以配置初态和触发计数条件-Pulse rise or fall along a counting function, and can be configured to initial and trigger conditions
<何小> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] digital_filter

说明：数据滤波功能，可以配置滤波的宽度,或者向后推几个时钟-The data filtering function, can configure the filter width
<何小> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] MS_TMR

说明：三模冗余设计，当某一位数据错误时，可以自动进行纠正-Three modular redundancy design, when a data error, can be automatically corrected
<何小> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] PPS

说明：脉冲宽度可配置，输出不同脉宽值，启动后输出-The pulse width can be configured with different pulse width, output value
<何小> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] leds

说明：leds, vhdl spartan 3 nexys2
<yassinechebbi> 在 2025-06-09 上传 | 大小：5kb | 下载：0

[VHDL编程] fp24_prj

说明：这是我利用Verilog编写的一个时钟计数器，包括了时钟分钟和秒，结构简单，功能细化，而且我也将仿真结果放在该压缩文件中，通过下载到FPGA的板子当中就可以实现计数，希望对初学FPGA的同学有帮助-This is what I use Verilog prepared a clock counter, including the clock minutes and seconds, simple structure, function refinement, and I will also be
<宗玥> 在 2025-06-09 上传 | 大小：172kb | 下载：0

[VHDL编程] maxii_pwm_restored

说明：一种PWM波形产生器，可以调节脉冲宽度，频率可调。-One kind of PWM waveform generator, you can adjust the pulse width, frequency adjustable.
<fadnc> 在 2025-06-09 上传 | 大小：281kb | 下载：0

[VHDL编程] claadder

说明：4 Bit Carry Look Ahead Adder in Verilog.
<KinKer> 在 2025-06-09 上传 | 大小：346kb | 下载：0

[VHDL编程] bcdadd

说明：4-Bit BCD Adder in Verilog
<KinKer> 在 2025-06-09 上传 | 大小：345kb | 下载：0

[VHDL编程] bcdsubtract

说明：4-Bit BCD subtract in Verilog
<KinKer> 在 2025-06-09 上传 | 大小：548kb | 下载：0