[VHDL编程] keyboard

说明：这是Verilog开发键盘控制程序的入门实例，内容详尽，包括工程所需的所有类型文件，可在开发板上直接运行。-This is a Verilog development of the keyboard entry control procedures instance, detailed, including the engineering required for all types of files can be run directly in the development board.
<大安> 在 2025-06-21 上传 | 大小：216kb | 下载：0

[VHDL编程] FPGA

说明：27个很有用的VHDL程序，对初学者适用！-27 very useful VHDL procedures applicable for beginners!
<陈枫> 在 2025-06-21 上传 | 大小：1.22mb | 下载：0

[VHDL编程] test

说明：比较两个数大小的源程序，使用Verilog编写，而且包含了测试代码部分，可用modelsim仿真得到波形-Comparison of two numbers the size of source, using Verilog write, but also contains some test code that can be used to be waveform simulation modelsim
<大安> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] fdivision

说明：使用Verilog语言实现20分频的代码，简单易懂，经过medolsim仿真，可正确输出预期的波形，实现20分频。-Using the Verilog language to achieve 20 points frequency code, easy to understand, after medolsim simulation, correctly anticipated the output waveform frequency to achieve 20 points.
<大安> 在 2025-06-21 上传 | 大小：8kb | 下载：0

[VHDL编程] seqdet

说明：Verilog编写的有限状态机的程序，实现对一二进制序列的检测，该有限状态机提供8个状态的，可以任意修改，作为测试。-Verilog written procedures for finite state machines to achieve the detection of a binary sequence, the finite state machine with 8 states, and can be freely modified, as a test.
<大安> 在 2025-06-21 上传 | 大小：7kb | 下载：0

[VHDL编程] 44softkeyboard

说明：4乘4键盘的VHDL描述和控制。4乘4键盘是非常常见的输入设备。希望对于正在应用的朋友有所帮助。-4 x 4 keyboard VHDL descr iption and control. 4 x 4 keyboard is a very common input device. Hope that a friend is applying for help.
<zhang> 在 2025-06-21 上传 | 大小：1.51mb | 下载：0

[VHDL编程] image_enhacement_fpga

说明：Image Enhancement algorithms implemented on FPGA in the literature. Papers are added.
<hazan> 在 2025-06-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] sram_controleur_top

说明：Sram controller with 6 commande ports
<Charles> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] screen_shoot

说明：Example of a screen shot module in a FPGA (upload bitmap file by RS232)
<Charles> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] auk_sdsdi

说明：用于FPGA设计的代码（Verilog代码），在FPGA设计中的高速串并转换，时钟提取，对齐处理等功能-for FPGA design ,written by Verilog HDL the functions include SERDES , CDR and so on
<龙珠> 在 2025-06-21 上传 | 大小：224kb | 下载：0

[VHDL编程] bitsyn

说明：在ＦＰＧＡ设计中，当接收的数据需要用数据中提取时钟的时候，需要进行同步处理，该文章详细介绍了数据同步处理的过程-In the FPGA design, when the received data need to extract the clock when the data needs to be synchronized, the article introduced in detail the process of data synchronization processing
<龙珠> 在 2025-06-21 上传 | 大小：64kb | 下载：0

[VHDL编程] FIFO

说明：完整的FIFO完整源代码，通过仿真 完整的FIFO完整源代码，通过仿真 -Complete FIFO full source code, through the simulation of the complete FIFO full source code, through the simulation of
<culun> 在 2025-06-21 上传 | 大小：3kb | 下载：0