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[VHDL编程] VHDLdigital
说明:7段数码管译码器设计与实现 一.实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二.实验内容 设计一个7段数码管译码器,带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入,SW3为高位,SW0为低位。 将输出的结果在HEX1,HEX0显示。当输入为‘0000’~‘1111’显示为00~15, 2. 带数码管的4位可逆计数器 将实验三的结果<爱好> 在 2025-06-05 上传 | 大小:87kb | 下载:0
[VHDL编程] de2-sd-mp3player
说明:de2板上,先存入sd卡,实现的MP3播放器功能-de2,sd2,MP3player<李杨锋> 在 2025-06-05 上传 | 大小:3.03mb | 下载:0
[VHDL编程] sdram_control
说明:基于FPGA对sdram控制器的设计(VERILOG语言)-sdram fpag verilog<李桥> 在 2025-06-05 上传 | 大小:2.65mb | 下载:0
[VHDL编程] gen_displayer
说明:基于线性反馈移位寄存器电路,并结合FPGA 的特有结构,一种简捷而又高效的伪随机序列产生方法-The Implementation and Research on Pseudo-Random Number Generators with FPGA<王晓飞> 在 2025-06-05 上传 | 大小:2kb | 下载:0