[VHDL编程] fpga2

说明：基于EasyFPGA030的波形发生器设计和串口接收显示设计。-The waveform generator based on EasyFPGA030 serial receiver design and display design.
<pudnhh> 在 2025-06-03 上传 | 大小：1.1mb | 下载：0

[VHDL编程] ActelFPGA_PCI

说明：本文档介绍通过 Actel Flash 的FPGA 来实现PCI 的桥接芯片的功能。-This document describes the FPGA by Actel Flash to achieve PCI bridge chips.
<pudnhh> 在 2025-06-03 上传 | 大小：235kb | 下载：0

[VHDL编程] ADC_TLC549

说明：TLC549的VHDL驱动源码 已测试通过的TLC549的驱动源码 有转换使能和转换完毕标志-TLC549 the VHDL source code has been test driving the driving source through the TLC549 has converted to energy and the conversion complete flag
<123> 在 2025-06-03 上传 | 大小：1kb | 下载：0

[VHDL编程] clkdiv

说明：占空比可调 分频系数 都可随意设定的分频器，语言为Verilog HDL-Duty cycle factor can be freely adjustable frequency divider set the language for the Verilog HDL
<123> 在 2025-06-03 上传 | 大小：1kb | 下载：0

[VHDL编程] smart

说明：周立功的SmartEDA中的串口源码，照着书本敲入电脑的-ZLG' s SmartEDA the serial source code, according typing computer books
<123> 在 2025-06-03 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：速度高达130MHz 可实现高速数据采集 程序源码为Verilog-Speeds up to 130MHz for high-speed data acquisition program source code for the Verilog
<123> 在 2025-06-03 上传 | 大小：114kb | 下载：0

[VHDL编程] verilogFIR

说明：本源码为Verilog的FIR数字滤波器 测试后性能很不错的-The source of the FIR digital filter for the Verilog test performance is very good
<123> 在 2025-06-03 上传 | 大小：624kb | 下载：0

[VHDL编程] elevator

说明：This is a project about a elevator(lift). It can go up/down , stop . Will show the number of the floor on which it is at that moment,
<alex_murderer> 在 2025-06-03 上传 | 大小：2kb | 下载：0

[VHDL编程] memtest

说明：在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
<平凡> 在 2025-06-03 上传 | 大小：218kb | 下载：0

[VHDL编程] states

说明：数字钟是一个实用而简单的独立设计，但是根据不同的做法，变化和功能很多，数字钟设计到分频，计数，状态转换，进制转换，和特殊情况处理等。设计应该由易到难，先设计一个简单的数字钟，然后进行功能扩充。数字钟无论如何变化，都是一个独立芯片自成系统，不需要和其他的智能芯片进行通讯。本程序主要实现简单的计时功能。-Digital clock is a practical and simple for independent design, but according to different practice
<平凡> 在 2025-06-03 上传 | 大小：169kb | 下载：0

[VHDL编程] pll

说明：DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode, pulse subtraction circuit, sy
<鬼舞十七> 在 2025-06-03 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA_UART

说明：FPGA串口实现。 发送和接受数据功能代码-FPGA serial interface. Send and receive data function code
<lichenlin> 在 2025-06-03 上传 | 大小：9kb | 下载：0