[VHDL编程] vhdlad

说明：基于VHDL的高速串行AD转换器控制设计与实现-VHDL-based high-speed serial AD converter control design and implementation
<李涛> 在 2025-06-26 上传 | 大小：174kb | 下载：0

[VHDL编程] DDS_Verilogcode

说明：这是一个数字频率综合器（DDS）的Verilog实现源码，采用Quatoues软件综合和仿真-That this is a digital frequency synthesizer (DDS) of the Verilog implementation source code, synthesis and simulation software with Quatoues
<追月> 在 2025-06-26 上传 | 大小：683kb | 下载：0

[VHDL编程] Verlog

说明：一些有用的Verilog程序，包含许多简单的模块，适合初学者入门学习-Some useful Verilog program, including a number of simple modules, suitable for beginners to learn entry
<吕飞龙> 在 2025-06-26 上传 | 大小：5.28mb | 下载：0

[VHDL编程] ModelSim

说明：完美版的 ModelSim视屏教程 欢迎学习ModelSim的下载-ModelSim ModelSimModelSimModelSimModelSim
<lili> 在 2025-06-26 上传 | 大小：51kb | 下载：0

[VHDL编程] taxi

说明：出租车自动计费器，使用verilog hdl语言编写，计费包括起步费、里程费、等待费，并利用八位数码管显示。-Automatic meter taxi, using verilog hdl language, including start charging fees, mileage fees, waiting costs, and use eight digital display.
<金若梅> 在 2025-06-26 上传 | 大小：7.58mb | 下载：0

[VHDL编程] stp

说明：serial to parallel converter
<dodia> 在 2025-06-26 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：很经典的Verilog教程，和大家爱分享一下，-Classic Verilog tutorials, and we love to share, huh, huh
<Eagle> 在 2025-06-26 上传 | 大小：10.6mb | 下载：0

[VHDL编程] syn_fifo

说明：很好的同步FIFO设计代码，和大家分享一下，多多交流，不是我自己写的-Good synchronous FIFO design code, and share with you some more exchanges, not my own writing
<Eagle> 在 2025-06-26 上传 | 大小：1kb | 下载：0

[VHDL编程] aFifo

说明：很好用的异步FIFO设计代码，和大家共享一下，这是我在一个美国的网站上找到的-Asynchronous FIFO design with good code, and share how this is an American site I found on
<Eagle> 在 2025-06-26 上传 | 大小：1kb | 下载：0

[VHDL编程] parity_and_CRC

说明：奇偶校验和循环冗余检测的Verilog代码，很好，和大家一起学习-Parity and cyclic redundancy detection of Verilog code, very good, and we will study together
<Eagle> 在 2025-06-26 上传 | 大小：3kb | 下载：0

[VHDL编程] Zet-1.1.2

说明：這是一個開放的執行情況等廣泛使用的IA - 32架構（一般稱為 x86）的。這個項目是很新，但它可以合成一個可配置的設備，如FPGA或CPLD的，或作出一個定制的ASIC。兩個 FPGA板目前支持：賽靈思 ML403和Altera DE1。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 這個項目是很複雜的，是在一個非常早期的發展階段。只有16位的一部分（即該80186分之8086）的支持，看
<bruce> 在 2025-06-26 上传 | 大小：536kb | 下载：0

[VHDL编程] Assignment7{2010EEY7551}

说明：design for sortin a system
<vishwas> 在 2025-06-26 上传 | 大小：13kb | 下载：0