[VHDL编程] Generic_NOR3_gate_design

说明：设计一个带类属参数的或门，它有N 个输入，N 的默认值为3。在顶层元件中将该类属元件例化2 次。在一个元件中将类属参数改变为N=4，而在另在一个元件中改变为N=5。-The way of using generic in VHDL design is shown in the Ninput NOR gate.
<QianLi> 在 2025-12-31 上传 | 大小：40kb | 下载：0

[VHDL编程] [f

说明：只能小车C8051，智能小车C8051的程序设置，有用的来看看
<luozian> 在 2025-12-31 上传 | 大小：124kb | 下载：0

[VHDL编程] LEON3

说明：基于LEON3核的在线调试工具开发 基于LEON3核的在线调试工具开发-On-line debugging tools LEON3 nuclear development based on-line debugging tools LEON3 development of nuclear
<荣超群> 在 2025-12-31 上传 | 大小：371kb | 下载：0

[VHDL编程] LEON3.Speed.SoC

说明：基于LEON3处理器和Speed协处理器的复杂SoC设计实现-Speed based on LEON3 processor and the complexity of co-processor SoC design and implementation
<荣超群> 在 2025-12-31 上传 | 大小：265kb | 下载：0

[VHDL编程] CUDA-CPU-GPU

说明：跟大家深入到CUDA的内部，为大家诠释为什么说：唯有NVIDIA CUDA才是终极的CPU-CUDA with you deep into the interior, as we interpret why: Only the CPU is the ultimate NVIDIA CUDA
<LR> 在 2025-12-31 上传 | 大小：955kb | 下载：0

[VHDL编程] m

说明：m序列生成文件，带有我自己写的仿真，结果在modelsim6.0f中生成正确。-m sequence generation file, written with my own simulation results generated in the modelsim6.0f correct.
<刘洪朋> 在 2025-12-31 上传 | 大小：17kb | 下载：0

[VHDL编程] LinPF

说明：This a VHDL module that implements linear prediction filter based on NLMS (normalized least mean square). The module takes complex signal as input and output comlex signal (real and imaginary). Tap size is 4, bit precision is set to 12 bits.-This i
<徐滨> 在 2025-12-31 上传 | 大小：2kb | 下载：0

[VHDL编程] LinPF_RLS

说明：VHDL code for linear prediction filter based on RLS (recursive least square). Filter order is set to 4, bit precision set to 12 bits for input and output. Signals are complex signals.
<徐滨> 在 2025-12-31 上传 | 大小：5kb | 下载：0

[VHDL编程] QAM16_demo

说明：This a demonstration for 16QAM. It is a Simulink model, including hardware implementation on Xilinx FPGA for adaptive equalizer and carrier recovery. -This is a demonstration for 16QAM. It is a Simulink model, including hardware implementation on Xil
<徐滨> 在 2025-12-31 上传 | 大小：44kb | 下载：0

[VHDL编程] ipv4_packet_transmitter_latest.tar

说明：VHDL ethernet implementation on a FPGA
<gabymour> 在 2025-12-31 上传 | 大小：25kb | 下载：0

[VHDL编程] spi_test

说明：VHDL ethernet implementation on FPGA
<gabymour> 在 2025-12-31 上传 | 大小：273kb | 下载：0

[VHDL编程] verilog

说明：文件包含了寄存器，移位寄存器，可能计数器，计数器等用VHDL实现的功能模块。-File contains the register, shift register, may counter, counter, implemented with the VHDL modules.
<朱向南> 在 2025-12-31 上传 | 大小：4kb | 下载：0