[VHDL编程] samlecode.vhdl

说明：THis code describes how to use the pwm singal generator and how to generate this using VHDL>
<Jas> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] VHDL

说明：基于hdl的交换机设计，学习的人可以看一下-Hdl-based switch design, the study of people can look at
<ably13> 在 2025-06-09 上传 | 大小：599kb | 下载：0

[VHDL编程] Verilog-HDL-xiayuwen

说明：夏宇闻老师的经典教程，对Verlag语言感兴趣的朋友或初学FPGA的朋友是个不错的教程。-XIA Wen classic tutorial teachers, the language of the Verlag FPGA beginner interested friends or friends is a good tutorial.
<徐海龙> 在 2025-06-09 上传 | 大小：11.55mb | 下载：0

[VHDL编程] TERASIC_ISP1362

说明：sopc中ISP1362的IP核，经验证，可以使用，保证正确！-sopc the ISP1362 the IP core, proven, you can use to ensure correct!
<赵立凯> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] 5

说明：接口代码，利用元件理化思想，将系统分模块设计，并具有各个模块代码-Interface code, the use of physical and chemical components thought the system sub-module design, and code with each module
<丁宇> 在 2025-06-09 上传 | 大小：280kb | 下载：0

[VHDL编程] spartan3IBIS

说明：Spartan III FPGA IBIS Model
<reza> 在 2025-06-09 上传 | 大小：293kb | 下载：0

[VHDL编程] gj-2s

说明：基于赛灵思EXCD-1的FPGA开发板，使用ISE10.1开发环境，使用VHDL语言编写，功能为计算输入方波的频率。输入方波，输出方波的频率，用数码管显示，每2s更新一次。管脚配置见工程。-Based on the FPGA Xilinx EXCD-1 development board, using ISE10.1 development environment, using the VHDL language, functions for calculating the frequency
<希望> 在 2025-06-09 上传 | 大小：853kb | 下载：0

[VHDL编程] verilogadc0809

说明：verilog adc0809控制器FPGA实现，编译通过，系统时钟分频，满足ADC时钟要求。-verilog adc0809 controller FPGA, compiler, system clock frequency to meet the requirements of ADC clock.
<luo> 在 2025-06-09 上传 | 大小：336kb | 下载：0

[VHDL编程] AD_sample_100Mhz

说明：用Verilog编写的FPGA AD采样 用Verilog编写的FPGA AD采样-AD_sample_100Mhz
<> 在 2025-06-09 上传 | 大小：334kb | 下载：0

[VHDL编程] vhdl

说明：VHDL与数字电路设计实验代码，可以轻松学会VHDL-VHDL and Digital Circuit Design Experiment code, you can easily learn to VHDL
<wangyan> 在 2025-06-09 上传 | 大小：66kb | 下载：0

[VHDL编程] hdl

说明：actel单片机的软FIFO设计和串口通讯程序-actel single chip design soft FIFO and serial communication program
<欧阳> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] VHDL

说明：介绍Verilog HDL, 内容包括：Verilog应用，Verilog语言的构成元素，结构级描述及仿真 ，行为级描述及仿真，延时的特点及说明 介绍Verilog testbench，激励和控制和描述 结果的产生及验证，任务task及函数function 用户定义的基本单元(primitive)，可综合的Verilog描述风格等-Introduction Verilog HDL, including: Verilog applications, Verilog language
<shirley> 在 2025-06-09 上传 | 大小：1.45mb | 下载：0